簡易電子琴的設(shè)計摘要隨著基于cpld的eda技術(shù)的發(fā)展和應(yīng)用領(lǐng)域的擴大-資料下載頁
2024-11-07 13:50本頁面
【導(dǎo)讀】息、通信、自動控制用計算機等領(lǐng)域的重要性日益突出。作為一個學(xué)電子信息專業(yè)的學(xué)。生，我們必須不斷地了解更多的新產(chǎn)品信息，這就更加要求我們對EDA有個全面的認(rèn)識。本程序設(shè)計的是簡易電子琴的設(shè)計。采用EDA作為開發(fā)工具，VHDL語言為硬件描述語言，實現(xiàn)了設(shè)計目標(biāo)。本程序使用的硬件描述語言VHDL，可以大大降低了硬件數(shù)字系統(tǒng)設(shè)計。的入門級別，讓人感覺就是C語言的近親。通過老師的指導(dǎo)和自己的學(xué)習(xí)完成了預(yù)想的。1987年底，VHDL被IEEE和美國國防部確認(rèn)為標(biāo)準(zhǔn)硬件描。自IEEE公布了VHDL的標(biāo)準(zhǔn)版本，IEEE-1076之后，各EDA. 公司相繼推出了自己的VHDL設(shè)計環(huán)境，或宣布自己的設(shè)計工具可以和VHDL接口。支持，在電子工程領(lǐng)域，已成為事實上的通用硬件描述語言。中，VHDL于Verilog語言將承擔(dān)起大部分的數(shù)字系統(tǒng)設(shè)計任務(wù)。VHDL主要用于描述數(shù)字系統(tǒng)的結(jié)構(gòu)，行為，功能和接口。功能級模擬用VHDL，模擬器對編輯后的程序進(jìn)行模擬，如果達(dá)不到設(shè)計要求，版圖生成用相應(yīng)的軟件處理后，就可以拿去制版。
【正文】 END。 ARCHITECTURE ART OF DIANZIQIN IS COMPONENT AUTO PORT(CLK: IN STD_LOGIC。 AUTO: IN STD_LOGIC。 INDEX2: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 INDEX0: OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。 END COMPONENT。 COMPONENT TONE PORT(INDEX: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 CODE: OUT STD_LOGIC_VECTOR(6 DOWNTO 0)。 HIGH: OUT STD_LOGIC。 TONE0: OUT INTEGER RANGE 0 TO 2047)。 END COMPONENT。 COMPONENT FENPIN PORT(CLK1: IN STD_LOGIC。 TONE1:IN INTEGER RANGE 0 TO 2047。 SPKS: OUT STD_LOGIC)。 END COMPONENT。 SIGNAL TONE2:INTEGER RANGE 0 TO 2047。 SIGNAL INDX:STD_LOGIC_VECTOR(7 DOWNTO 0)。 BEGIN U0:AUTOPORTMAP(CLK=CLK32MHZ,INDEX2=INDEX1,INDEX0=INDX,AUTO=HANDTOAUTO)。 U1:TONEPORTMAP(INDEX=INDX,TONE0=TONE2,CODE=CODE1,HIGH=HIGH1)。 U2:FENPIN PORT MAP(CLK1=CLK32MHZ,TONE1=TONE2,SPKS=SPKOUT)。 END ART。 4 波形仿真 （ 1）樂曲自動演奏模塊的仿真（如圖 41 所示） 圖 41樂曲自動演奏模塊的仿真圖 （ 2）音調(diào)發(fā)生模塊的仿真（如圖 42） 圖 42 音調(diào)發(fā)生模塊的仿真圖 （ 3）數(shù)控分頻模塊的仿真（如圖 43） 圖 43數(shù)控分頻模塊仿真圖 （ 4）簡易電子琴整個系統(tǒng)的仿真（如圖 44） 圖 44簡易電子琴整個系統(tǒng)的仿真圖 5 結(jié)束語 經(jīng)過努力 ,簡易電子琴的 設(shè)計基本上完成了。在整個設(shè)計過程中，包括前期中期和后期，我都有著許多不同的體會： 1) 這個設(shè)計的基本是接觸一門新的語言并加以應(yīng)用，對于我來說，沒有想到的是入手的速度比我的預(yù)料快，在以前編程的基礎(chǔ)上，從接觸到開始動手編程的時間得到了很大的縮短。知識的接收速度在很大的程度上決定了動手的時間。 2) VHDL的編程與 C語言的編程有著本質(zhì)的不同，然而以往形成的舊編程習(xí)慣在 VHDL編程中依然起著很大的作用。一通百通，不是沒有道理的。對于學(xué)習(xí) 新的知識并予以應(yīng)用的信心，顯得更足了。 3) VHDL 的設(shè)計關(guān)鍵是電路邏輯設(shè)計， 而一 個程序的關(guān)鍵是總體設(shè)計。對于硬件設(shè)計接觸不多的我們清楚這一點也許不無好處。 4)通過這個程序設(shè)計讓我學(xué)會一種新的語言，對數(shù)字系統(tǒng)結(jié)構(gòu)也有了更進(jìn)一步的了解和認(rèn)識，對我以后的學(xué)習(xí)有很大的幫助。希望其他人在看再做類似設(shè)計時有所借鑒。 通過幾天的課程設(shè)計 ，我對數(shù)據(jù)庫軟件 EDA 技術(shù) 、 VHDL、等系列知識都有了一定的了解。使用 EDA 技術(shù) 開發(fā)頁面的能力也有了很大提高。 在整個設(shè)計過程中，有很多人對任務(wù)的完成給予了重要的支持和幫助。 感謝老師給了我本次設(shè)計的機會并提供指導(dǎo)；感謝許多同學(xué)在 我此課程設(shè)計遇到問題時 給我的幫助使我能夠順利地進(jìn)行設(shè)計的工作；論壇中有很多認(rèn)識不認(rèn)識的朋友也都為我的設(shè)計提出了很寶貴的建議，同樣在這里感謝他們 。 參考文獻(xiàn) 《 VHDL 與數(shù)字電路設(shè)計》 .盧毅 , 賴杰 . 科學(xué)出版社 《 VHDL 語言 100 例詳解 —— 北京理工大學(xué) ASIC 研究所》 .北京理工大學(xué) ASIC 研究所 . 清華大學(xué)出版社 《 VHDL 程序設(shè)計》 (第二版 ). 曾繁泰等 . 清華大學(xué)出版社 《 VHDL 入門與應(yīng)用》陳雪松 , 滕立中 .人民郵電出版社 《 VHDL 簡明 教程》 .王小軍 .清華大學(xué)出版社
畢業(yè)設(shè)計相關(guān)推薦
鄂ICP備17016276號-1