【正文】 OUT被送出。主通信期間DIN腳數據格式，分為兩種格式，一種是16bit格式，即16位數據全部為DAC數據(D15——D0)，另一種是(15+1)bit格式，即15位DAC數據(D15——D1)+從通信請求位D0?？刂萍拇嫫鱎1的D0位決定DIN的數據格式，默認為(15+1)bit格式。 TMS320C5402與TLC320AD50C硬件接口設計圖44給出TMS320C5402與TLC320AD50C硬件接口電路。，AVDD接到5V電源；管腳M/S經過10K電阻上拉，將 TLC320AD50C設置成主動工作模式，選擇INP和INM作為ADC的輸入，將AUXP和AUXM接至模擬地，DAC的正相輸出經過一階低通濾波后送給模擬設備，反相輸出不用。管腳FC接地，系統(tǒng)只能采用軟件方式申請觸發(fā)次通信模式，數據格式為15+1比特模式。，采樣頻率選擇為8KHz，內部PLL使能(控制寄存器4中的N=8)。通過寄存器設置，將TMS320C5402的FSX、FSR、CLKR、CLKX配置為外部輸入，TLC320AD50C的SCLK配置為內部產生。這樣數據接收/發(fā)送幀同步信號、移位時鐘信號均由TLC320AD50C產生。串行口的接收／發(fā)送過程TLC320AD50C的控制。圖44 TMS320C5402與TLC320AD50C硬件連接示意圖 McBSP基本原理在DSP應用系統(tǒng)設計中必不可少的是各種數據傳輸接口的設計。與并行接口相比，串行接口最大特點是減少了器件引腳數目，降低了接口設計復雜性。多數DSP芯片提供的是同步串口，TMS320C5402提供的多通道緩沖串口(McBSP)可以很方便地與編解碼芯片(CODEC)或串行ADC直接連接，使得電路的設計更加簡捷。(McBSP)多通道緩沖串行口McBSP是在緩沖串行口的基礎上發(fā)展起來的。在外部通道選擇電路的控制下，采用分時方式實現(xiàn)多路緩沖串行通信。McBSP串行口可以與其他C54x器件、編程器或其他串口器件通信。2. McBSP內部結構TMS320C5402多通道緩沖串口(McBSP)由引腳、接收發(fā)送部分、時鐘及幀同步信號產生、多通道選擇以及CPU中斷信號和DMA同步信號組成，如圖45所示：圖45 McBSP內部結構表45給出了有關引腳的定義，McBSP通過這7個引腳為外部設備提供了數據道和控制通道。McBSP通過DX和DR實現(xiàn)DSP與外部設備的通信和數據交換。表45 McBSP引腳說明3．McBSP的工作原理McBSP通過DX和DR引腳與外部設備進行數據通信，時鐘和幀同步等控制信息的傳輸通過CLKX、CLKR、FSX和FSR引腳來實現(xiàn)。C5402內部CPU對McBSP的操作是利用16位控制寄存器，通過片內外設總線進行存取控制。數據發(fā)送過程：(1)CPU通過外設總線，將數據寫入數據發(fā)送寄存器DXR[1，2]。(2)McBSP串口將DXR[1，2]中的發(fā)送數據傳送到發(fā)送移位寄存器XSR[1，2]中。(3)通過發(fā)送移位寄存器XSR[1，2]，將數據經Dx引腳移出發(fā)送。數據接收過程：(1)McBSP串口通過DR引腳，將接收數據移入接收移位數據寄存器RSR[1，2]中。(2)將RSI／[1，2]中的接收數據拷貝到接收緩沖寄存器RBR[1，2]。(3)將RBR[1，2]中的接收數據復制到數據接收寄存器DRRI1，2]。(4)CPU或DMA控制器從DRR[1,2]中讀出數據。 FLASH模塊的設計C5402芯片擁有16位的數據總線，20位的地址總線。支持的最大程序存儲空間為1M16Bit，最大的數據存儲空間為64K16Bit。，數據總線寬度必須為16位。16位的存儲器可以選用一片支持16位數據訪問的存儲器或選擇兩片支持8位數據訪問的存儲器并起來用。本文選用的Flash存儲器為AM29LV160DB，AM29LV160DB 是AMD 公司生產的閃存，它的主要特點有如下三個。（1） 單電源供電，可使內部產生高電壓進行編程和擦除操作。（2）只需向它的命令寄存器寫入標準的微處理器指令，具體編程、擦除操作由內部嵌入的算法實現(xiàn)，并且可以通過查詢特定的引腳或數據線監(jiān)控操作是否完成。（3）可以對任一扇區(qū)進行讀、寫或擦除操作，而不影響其他部分的數據。TMS320C5402 DSP與Flash AM29LV160DB的連接圖如下圖46所示：圖46 TMS320C5402與AM29LV160DB的連接圖AM29LV160DB 是一個低功耗閃存， 電壓下，存儲容量為2M8bit（1M16bit），其中，A0 至A19 是外部地址引腳，DQ0 至DQ15 為16條數據線，AM29LV160DB的地址線和數據線與C5402的地址線和數據線直連。CE 為片選控制引腳（低有效），OE 為輸出控制引腳（低有效），WE 為寫入控制引腳（低有效）,這三個引腳由CPLD地址譯碼邏輯產生，這樣可以使系統(tǒng)的存儲器配置更加靈活。針對片外存儲器同DSP速度不匹配的問題，C54x提供了兩種解決方案。其一是在系統(tǒng)硬件復位時，C54x根據CLKMD引腳的電平狀態(tài)確定DSP的初始頻率。為了在系統(tǒng)硬件復位時能正確地從FLASH中讀入程序，DSP的初始頻率都設得比較低。如本文用到AM29LV160DB的訪問速度為70ns，DSP的初始頻率可設為10M。另一種方法是系統(tǒng)啟動以后，通過設置軟件可編程等待狀態(tài)寄存器（SWWSR）控制，不需要任何外部硬件。C5402的軟件可編程等待狀態(tài)發(fā)生器最多可將外部總線周期延長到14個機器周期。當C5402以100M速度工作時，為保證正常讀寫FLASH，總線周期至少要延長到7個機器周期以上。 語音輸出模塊設計本文通過麥克風對語音進行采集，對采集到的語音進行濾波，放大，再將處理過的信號送入A/D，通過D/A將語音送到功放，最后經過耳機送出。本次放大電路是用LM386芯片來設計的。1．LM386的特性（1）靜態(tài)功耗低，約為4mA，可用于電池供電。（2）工作電壓范圍寬，4——12V或5——18V。（3）外圍元件少。（4）電壓增益可調，20——200。（5）低失真度。經帶DAC輸出的聲音回放信號，其幅度為0——5v，足以用耳機來收聽，可不接任何放大器。但考慮到實際中經常會用到喇叭外放，故在本系統(tǒng)中增加外放功能。本文設計的電路增益為50——200，連續(xù)可調，最大大不失真輸出功率為325mw。輸出端接CR1串聯(lián)電路，以校正喇叭的頻率特性，防止高頻自激。腳7接220uF去耦電容，以消除低頻自激。為便于該功放在高增益情況下工作．這里將不使用的輸入端腳2對地短路。本次設計的語音輸出接口電路如下圖47所示：圖47 語音輸出接口電路圖 本章小結本章對系統(tǒng)硬件的各個模塊做了介紹，系統(tǒng)硬件包括AD50模塊、前置放大模塊、功放模塊、FLASH模塊，同時還對各個模塊的硬件連接做了介紹。參考文獻[1] 江濤，朱光喜，李頂根. 基于TMS320VC5402的音頻信號采集與處理系統(tǒng)[J].電子技術應用，2002，(07)：35. [2] 王海平,劉琚. 基于TMS320VC5402的實時語音采集與處理系統(tǒng)[J].山東大學學報(工學版),2004,(01)：1517. [3] [J].山東大學學報(工學版),2004,(01)：1015. [4] 喬建華,張井崗,李臨生. 基于DSP的語音信號采集系統(tǒng)的設計[J].太原科技大學學報, 2005, (02)：58. [5] 鄧彥松,向偉,[J].中國集成電路, 2007,(04)：6062.[6] 齊子元,謝桂海,劉毅,[J].計算機工程與應用,2005,(09)：4143.[7] 姚曉亮,劉春河,[J].電子設計應用,2007,(06)：2529.[8] 楊東,[J].電聲技術, 2008,(04)：1114.[9] 何蘇勤,[J].微計算機信息, 2006,(26)：16