【正文】 簡(jiǎn)述 latch 和 filpflop 的異同本題即問(wèn)鎖存器與觸發(fā)器的異同。觸發(fā)器：能夠存儲(chǔ)一位二值信號(hào)的基本單元電路統(tǒng)稱(chēng)為“觸發(fā)器”。鎖存器：一位觸發(fā)器只能傳送或存儲(chǔ)一位數(shù)據(jù)，而在實(shí)際工作中往往希望一次傳送或存儲(chǔ)多位數(shù)據(jù)。為此可把多個(gè)觸發(fā)器的時(shí)鐘輸入端CP 連接起來(lái)，用一個(gè)公共的控制信號(hào)來(lái)控制，而各個(gè)數(shù)據(jù)端口仍然是各處獨(dú)立地接收數(shù)據(jù)。這樣所構(gòu)成的能一次傳送或存儲(chǔ)多位數(shù)據(jù)的電路就稱(chēng)為“鎖存器”6LATCH 和 DFF 的概念和區(qū)別本題即問(wèn) D 鎖存器與 D 觸發(fā)器的概念與區(qū)別。D 觸發(fā)器是指由時(shí)鐘邊沿觸 發(fā)的存儲(chǔ)器單元，鎖存器指一個(gè)由信號(hào)而不是時(shí)鐘控制的電平敏感的設(shè)備鎖存器通過(guò)鎖存信號(hào)控制，不鎖存數(shù)據(jù)時(shí)，輸出端的信號(hào)隨輸入信號(hào)變化，就像信號(hào) 通過(guò)緩沖器一樣，一旦鎖存信號(hào)起鎖存作用，則數(shù)據(jù)被鎖住，輸入信號(hào)不起作用。6latch 與 register 的區(qū)別，為什么現(xiàn)在多用 register。行為級(jí)描述中 latch 如何產(chǎn)生的latch 是電平觸發(fā)，register 是邊沿觸發(fā)，register 在同一時(shí)鐘邊沿觸發(fā)下 動(dòng)作，符合同步電路的設(shè)計(jì)思想，而latch 則屬于異步電路設(shè)計(jì)，往往會(huì)導(dǎo)致時(shí) 序分析困難，不適當(dāng)?shù)膽?yīng)用 latch 則會(huì)大量浪費(fèi)芯片資源。6How many flipflop circuits are needed to divide by 16 (Intel) 6用 filpflop 和 logicgate 設(shè)計(jì)一個(gè) 1 位加法器，輸入 carryin 和 currentstage， 輸出 carryout 和 nextstage.考設(shè)計(jì)具有輸入輸出緩沖功能的加法器，這樣理解的話(huà)，題目做起來(lái)很簡(jiǎn)單，只要將輸入和輸出各加一個(gè)觸發(fā)器 作為數(shù)據(jù)鎖存器即可，也就是需要 4 個(gè)觸發(fā)器。加法功能完全由門(mén)電路實(shí)現(xiàn)。70、實(shí)現(xiàn) N 位 Johnson Counter，N=5首先給大家解釋下 Johnson Counter，Johnson Counter 即約翰遜計(jì)數(shù)器，又稱(chēng)扭環(huán)形計(jì)數(shù)器，是移位寄存器型計(jì)數(shù)器的一種。由于環(huán)形計(jì)數(shù)器的電路狀態(tài)利用率較低，為了在不改變移位寄存器內(nèi)部結(jié)構(gòu)的條件下提高環(huán)形計(jì)數(shù)器的電路狀態(tài)利用率，只能從改變反饋邏輯電路上想辦法。事實(shí)上任何一種移位寄存器型計(jì)數(shù)器的結(jié)構(gòu)都可表示為如下圖所示的一般形式。其中反饋邏輯電路的函數(shù)表達(dá)式可寫(xiě)成：7Cache 的主要作用是什么，它與 Buffer 有何區(qū)別，DSPCache 即是高速緩沖存儲(chǔ)器，Cache 是一個(gè)高速小容量的臨時(shí)存儲(chǔ)器，可以用高速的靜態(tài)存儲(chǔ)器芯片實(shí)現(xiàn)， 或者集成到 CPU 芯片內(nèi)部，存儲(chǔ) CPU 最經(jīng)常訪問(wèn)的指令或者操作數(shù)據(jù) Buffer 與 Cache 操作的對(duì)象不一樣。Buffer(緩沖)是為了提高內(nèi)存和硬盤(pán)(或 其他 I/0 設(shè)備)之間的數(shù)據(jù)交換的速度而設(shè)計(jì)的。Cache(緩存)是為了提高 cpu 和內(nèi) 存之間的數(shù)據(jù)交換速度而設(shè)計(jì)，也就是平常見(jiàn)到的一級(jí)緩存、二級(jí)緩存、三級(jí)緩 存等。嵌入式 DSP 處理器(Embedded Digital Signal Processor, EDSP)對(duì)系統(tǒng)結(jié)構(gòu)和 指令進(jìn)行了特殊設(shè)計(jì)，使其適合于執(zhí)行 DSP 算法，編譯效率較高，指令執(zhí)行速 度也較高。在數(shù)字濾波、FFT、譜分析等方面 DSP 算法正在大量進(jìn)入嵌入式領(lǐng)域， DSP 應(yīng)用正從在通用單片機(jī)中以普通指令實(shí)現(xiàn) DSP 功能，過(guò)渡到采用嵌入式 DSP 處理器。嵌入式 DSP 處理器有兩個(gè)發(fā)展來(lái)源，一是 DSP 處理器經(jīng)過(guò)單片化、EMC 改造、增加片上外設(shè)成為嵌入式 DSP 處理器，TI 的 TMS320C2000 /C5000 等屬 于此范疇；二是在通用單片機(jī)或 SOC 中增加 DSP 協(xié)處理器，例如 Intel 的 MCS296 和 Infineon(Siemens)的 TriCore。7DSP 和通用處理器在結(jié)構(gòu)上有什么不同與通用處理器相比，DSP 屬于專(zhuān)用處理器，它是為了實(shí)現(xiàn)實(shí)時(shí)數(shù)字信號(hào)處理 而專(zhuān)門(mén)設(shè)計(jì)的。在結(jié)構(gòu)上，DSP 一般采用哈佛結(jié)構(gòu)，即數(shù)據(jù)緩存和指令緩存相分開(kāi)。DSP 有專(zhuān)門(mén)的乘加指令，一次乘加只需一個(gè)指令周期即可完成、而通用處理 器中的乘法一般使用加法實(shí)現(xiàn)的，一次乘法需要消耗較多的指令周期。 7用你熟悉的設(shè)計(jì)方式設(shè)計(jì)一個(gè)可預(yù)置初值的 7 進(jìn)制循環(huán)計(jì)數(shù)器，15 進(jìn)制的呢這里選擇用十六進(jìn)制計(jì)數(shù)器 74LS161 實(shí)現(xiàn)，原理很簡(jiǎn)單：用 74LS161 實(shí)現(xiàn)N(N16)進(jìn)制計(jì)數(shù)器，只需當(dāng)計(jì)數(shù)器從 0000 增加到 N1 時(shí)讓 74LS161 清零即可。 對(duì)于 7 進(jìn)制，當(dāng)增加到 6(0110)時(shí)將計(jì)數(shù)器清零即可。下面簡(jiǎn)單介紹下 74LS161，下圖為 74LS161 的原理圖：管腳說(shuō)明： A、B、C、D：數(shù)據(jù)輸入端 QA、QB、QC、QD：數(shù)據(jù)輸出端 RCO：進(jìn)位輸出端 CLRN：異步清零端，低電平有效 LDN：同步并行置入控制端，低電平有效 ENT、ENP：計(jì)數(shù)控制端，高電平有效。下圖為用 74LS161 設(shè)計(jì)的可預(yù)置初值的 7 進(jìn)制循環(huán)計(jì)數(shù)器，D3 D2 D1D0 為預(yù)置數(shù)輸入端。如果想設(shè)計(jì) 15 進(jìn)制，只要在 QD QC QB QA=1110 時(shí)將 CLRN 置低即可。7BLOCKING 和 NONBLOCKING 賦值的區(qū)別非阻塞賦值：塊內(nèi)的賦值語(yǔ)句同時(shí)賦值，一般用在時(shí)序電路描述中；阻塞賦值：完成該賦值語(yǔ)句后才能做下一句的操作，一般用在組合邏輯描述。7PCI 總線的含義是什么，PCI 總線的主要特點(diǎn)是什么PCI 的英文全稱(chēng)為 Peripheral Component Interconnect。即外部設(shè)備互聯(lián)總線， 是于 1993 年推出的 PC 局部總線標(biāo)準(zhǔn)。PCI 總線可以分為 32 位總線和 64 位總線 兩種，一般 PC 機(jī)使用 32 位 PCI 總線，服務(wù)器和高級(jí)工作站都帶有 64 位 PCI 總 線。PCI 總線的主要特點(diǎn)是傳輸速度高，目前可實(shí)現(xiàn) 66M 的工作頻率，在 64 位 總線寬度下可達(dá)到突發(fā)（Burst）傳輸速率 264MB/s，是通常 ISA 總線的 300 倍， 可以滿(mǎn)足大吞吐量的外設(shè)的需求。7Please draw schematic of a mon SRAM cell with 6 transistors，point out which nodes can store data and which node is word line control7有一個(gè) LDO 芯片將用于對(duì)手機(jī)供電，需要你對(duì)它進(jìn)行評(píng)估，你將如何設(shè)計(jì)你的測(cè)試項(xiàng)目LDO 為低壓差線性穩(wěn)壓器，這里將其用于對(duì)手機(jī)供電。需要評(píng)估的指標(biāo)主要 有兩個(gè)：LDO 的供電電流和供電電壓、LDO 的輸出電壓噪聲抑制比。由于手機(jī) 是電池供電，因此測(cè)試該 LDO 芯片是最好選用鋰電池給芯片供電。供電電流與供電電壓的測(cè)試：選擇一臺(tái)具有存儲(chǔ)功能的示波器，在對(duì)應(yīng)測(cè)試 點(diǎn)測(cè)試芯片的輸出電壓和輸出電流(可能需要用數(shù)字萬(wàn)用表測(cè))，觀察結(jié)果看起輸 出電壓與輸出電流是否滿(mǎn)足手機(jī)的正常工作要求。輸出電壓噪聲抑制比：這個(gè)也許需要更精確的儀器去測(cè)了，我不是很懂，希 望大家指教。 芯片性能的測(cè)試需要長(zhǎng)時(shí)間測(cè)試，而且需要在不同環(huán)境下測(cè)試，如改變溫度、 濕度，或者在移動(dòng)條件下測(cè)試。此外，還要測(cè)試輸入電壓發(fā)生變化時(shí)輸出電壓和 輸出電流的變化。7畫(huà)出由運(yùn)放構(gòu)成加法、減法、微分、積分運(yùn)算的電路原理圖。并畫(huà)出一個(gè)晶體管級(jí)的運(yùn)放電路7用運(yùn)算放大器組成一個(gè)10倍的放大器80、給出一個(gè)簡(jiǎn)單電路，讓你分析輸出電壓的特性（就是個(gè)積分電路），并求輸出端某點(diǎn)的rise/fall時(shí)間8你知道那些常用邏輯電平？TTL與COMS電平可以直接互連嗎常用邏輯電平：12V，5V，；TTL和CMOS不可以直接互連，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接CMOS需要在輸出端口加一上拉電阻接到5V或者12V。8邏輯方面數(shù)字電路的卡諾圖化簡(jiǎn)，時(shí)序（同步異步差異），觸發(fā)器有幾種（區(qū)別，優(yōu)點(diǎn)），全加器等等。8用卡諾圖寫(xiě)出邏輯表達(dá)式。8化簡(jiǎn)F(A,B,C,D)= m(1,3,4,5,10,11,12,13,14,15)的和8畫(huà)出NOT,NAND,NOR的符號(hào)，真值表，還有transistor level的電路。 8畫(huà)出CMOS的圖，畫(huà)出towtoone mux gate。8用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或8畫(huà)出Y=A*B+C的cmos電路圖。8用邏輯們和cmos電路實(shí)現(xiàn)ab+cd90、畫(huà)出CMOS電路的晶體管級(jí)電路圖，實(shí)現(xiàn)Y=A*B+C(D+E)9畫(huà)出DFF的結(jié)構(gòu)圖,用verilog實(shí)現(xiàn)之9畫(huà)出一種CMOS的D鎖存器的電路圖和版圖9什么是NMOS、PMOS、CMOS？什么是增強(qiáng)型、耗盡型？什么是PNP、NPN？他們有什么差別？9硅柵COMS工藝中N阱中做的是P管還是N管，N阱的阱電位的連接有什么要求？9畫(huà)出CMOS晶體管的CROSSOVER圖，給出所有可能的傳輸特性和轉(zhuǎn)移特（Infineon筆試試題）9寫(xiě)出N阱CMOS的process流程,并畫(huà)出剖面圖9畫(huà)pbulk 的nmos截面圖9寄生效應(yīng)在ic設(shè)計(jì)中怎樣加以克服和利用9unix 命令