【正文】 地層 (Ground Layer)電源層 (Power Layer)底層信號層 (Bottom Layer)（2）發(fā)送子板上有DA芯片，同時包括數(shù)字信號和模擬信號電路，必須將數(shù)字電路和模擬電路分開放置，并提供足夠的干擾隔離措施。主要措施包括對電源劃分“數(shù)字電源”和“模擬電源”分開供電；對地層按“數(shù)字地”和“模擬地”進行劃分，在DA芯片下方單點共地；在模擬電路和數(shù)字電路之間加上足夠的旁路電容和去耦電容，盡量去除數(shù)字電路和模擬電路之間的相互干擾。（3）將中頻模擬信號走線看作微帶線，設(shè)置中頻模擬信號走線寬度為：，得到傳輸線特性阻抗為50，和中頻模擬器件的輸入輸出阻抗匹配。（4）發(fā)送子板下方是雙面金手指封裝，設(shè)計時調(diào)用Protel DXP中的模板自動生成。不能在金手指上直接打過孔，地線和電源線使用和金手指同寬度的走線引到金手指上方在打孔和電源層或地層連接。最終設(shè)計完成的發(fā)送子板PCB板圖如圖 225所示。圖 225 發(fā)送中頻子板PCB板圖 中頻接收/檢測子板1） 接收/檢測子板設(shè)計原理中頻接收/檢測子板的功能是對中頻模擬信號使用高速AD進行采樣，再經(jīng)過下變頻器件變?yōu)榛鶐?shù)字信號。中頻發(fā)送子板用到的主要器件包括：聲表面濾波器LBN03601，固定增益放大器AD8350，和下變頻器GC1012B等。中頻接收/檢測子板整體框圖設(shè)計如圖 226所示。圖 226 接收/檢測子板框圖設(shè)計中頻接收/檢測子板首先要對輸入的中頻模擬信號進行放大和濾波。AD8369提供10dB ~ +35 dB的增益，且增益以3dB步長可調(diào)，主要作用是根據(jù)射頻模塊輸出的信號進行自動增益控制，保證接收的中頻模擬信號功率維持在一定范圍內(nèi)，以便AD器件能夠發(fā)揮最大性能。與中頻發(fā)送子板中的設(shè)計相同，中頻接收/檢測子板使用聲表面濾波器LBN03601濾除中頻模擬信號的帶外干擾。為了抵消聲表面濾波器對中頻信號的衰減，設(shè)計在聲表面濾波器后面加入一級固定增益放大器AD8350。AD8350是用于射頻和中頻電路的高性能放大器，最高頻率可達1GHz，3dB帶寬為最高1GHz，固定功率增益為20dB[23]。中頻接收/檢測子板使用AD836聲表面濾波器和AD8350對模擬信號進行濾波和放大，~；目標(biāo)是使中頻模擬信號盡量接近(但不能超過)AD9433的滿量程差模輸入值(電壓峰峰值：2V，對應(yīng)信號功率13dBm)。為了實現(xiàn)中頻數(shù)字化，需要對模擬中頻信號直接進行采樣，這要求A/D器件要有較高的采樣速率和較大的工作帶寬。同時，為了適應(yīng)復(fù)雜的電磁環(huán)境，A/D器件還需要有較大的動態(tài)范圍。實驗系統(tǒng)中采用ADI公司的AD9433BSQ125型ADC來實現(xiàn)帶通信號采樣。AD9433最高采樣率到125MSPS，采樣精度為12bits，輸入為模擬差分信號，時鐘采用PECL差分輸入，數(shù)據(jù)輸出格式可選擇2的補碼或者2進制偏移碼[17]。AD9433對中頻模擬信號采樣可以考慮低通采樣和帶通采樣兩種方案。低通采樣方案，一般要求，則采樣時鐘近90MHz，要求數(shù)字下變頻芯片能夠處理90MHz采樣率的中頻數(shù)字信號，已經(jīng)接近了GC1012B的處理能力上限。為了保證GC1012B的穩(wěn)定正常工作，考慮使用帶通采樣方案。對于帶通采樣，為了保證頻譜不發(fā)生混疊，采樣頻率fs與信號最高頻率fH、信號最低頻率fL必須滿足以下條件： ，8MHz帶寬的信號，MHz，＝，可選的帶通采樣頻率如表 23所示。表 23 可選的帶通采樣頻率范圍項目參數(shù)值帶通采樣頻率范圍(MHz)(, )(, )(, )(, )k2345帶通采樣可以明顯降低采樣率，為了在數(shù)字下變頻過程中有較好的濾波效果，帶通采樣獲得的信號的鏡像頻譜與保留頻譜之間的距離盡可能大。因此選擇k＝2。數(shù)字下變頻器將采樣后的中頻數(shù)字信號轉(zhuǎn)換為基帶數(shù)字信號，設(shè)計中采用TI公司的數(shù)字下變頻芯片GC1012B來完成此功能。GC1012B主要由三部分組成：數(shù)字混頻單元，抗混疊濾波(低通濾波)單元和抽取單元[24]。GC1012B最高可以接收100MSPS速率的數(shù)據(jù)，位寬12bits，模擬帶寬最大可到50MHz，能夠把接收到信號搬到0頻，并且可以實現(xiàn)從1到64的多種抽取率，輸出位寬10，12，14可選，輸出形式可以為實數(shù)或復(fù)數(shù)形式。實驗系統(tǒng)的數(shù)字下變頻方案如下：（1） 對實信號數(shù)字進行混頻中頻模擬信號的頻譜是雙邊譜，；。GC1012B中的數(shù)字混頻單元對該實數(shù)字信號進行混頻。（2） 進行抗混疊濾波抗混疊濾波的作用是濾除多余的頻譜邊帶，混頻單元已經(jīng)將信號的有用邊帶搬移到0頻，因此抗混疊濾波實際上就是低通濾波。GC1012B的抗混疊濾波是通過FIR濾波器實現(xiàn)的，F(xiàn)IR的抽頭數(shù)等于抽取率的20倍，F(xiàn)IR濾波器帶寬可控制，設(shè)置為8MHz。經(jīng)過抗混疊濾波后，數(shù)字復(fù)信號的頻譜是單邊譜， MSPS。（3） 對高速信號進行抽取對濾波后的數(shù)字復(fù)信號進行4倍抽取，得到的低速數(shù)字復(fù)信號即為最后的復(fù)基帶數(shù)字信號， MSPS，與發(fā)送端的信號傳輸速率相匹配。對GC1012B的配置和控制通過DSP和FPGA實現(xiàn)，如圖 227所示。DSP通過EMIFB口往GC1012B寫入和讀取控制字。FPGA提供GC1012B的時鐘信號和I路、Q路選擇信號。圖 227 GC1012B控制接口GC1012B的數(shù)據(jù)接口設(shè)計如圖 228所示。GC1012B接收AD9433輸出的12bits中頻數(shù)字信號，下變頻后輸出16bits的I、Q兩路基帶數(shù)字信號(分別代表基帶復(fù)數(shù)字信號的實部和虛部)，GC1012B和FPGA中FIFO的數(shù)據(jù)接口采用同步傳輸方式，F(xiàn)IFO的寫使能和傳輸數(shù)據(jù)時鐘均由GC1012B提供。圖 228 GC1012B的數(shù)據(jù)接口2） 接收/檢測子板硬件電路實現(xiàn)接收/檢測子板主要器件的電壓、電流和功耗統(tǒng)計如表 24所示。表 24 接收/檢測子板主要器件功耗估計器件型號電壓（V）電流峰值（mA）數(shù)量峰值功耗(W)下變頻芯片(GC1012B)4001中頻AD轉(zhuǎn)換芯片(AD9433)5V183001中頻模擬放大器(AD8369)531中頻模擬放大器(AD8350)321總計///接收/、5V電壓給模擬電路供電，由基帶母板直接輸入。，峰值電流均小于800mA。接收/檢測子板的時鐘信號由基帶母板時鐘電路提供。考慮到時鐘信號線要從基帶母板跨過擴展插槽連接到接收/檢測子板，對時鐘增加額外的保護措施。AD9433使用LVPECL差分時鐘，受干擾影響不大，需要注意盡量保持兩根差分線等長。GC1012B使用單端時鐘，在時鐘線兩側(cè)增加了寬度大于時鐘線的地線，地線接地良好且與時鐘線的線間距較??；同時在靠近GC1012B的終端增加了并聯(lián)端接匹配電路，最大程度地減小終端反射，代價是增加了功耗，降低了噪聲容限。接收/檢測子板PCB設(shè)計流程與基帶母板、發(fā)送子板的PCB設(shè)計流程基本相同。最終設(shè)計完成的接收子板PCB板圖如圖 229所示。圖 229 接收中頻子板PCB板圖 射頻模塊選型實驗系統(tǒng)工作在電視UHF頻段，因此射頻發(fā)送模塊和接收模塊選用現(xiàn)成的數(shù)字電視發(fā)送和接收模塊并稍加改動來實現(xiàn)。射頻發(fā)送模塊購買捷變頻模塊成品，輸入信號中心頻率為36MHz，帶寬為8MHz；輸出電視頻段射頻信號，帶寬為8MHz，中心頻率在5MHz～1320MHz范圍內(nèi)可調(diào)，通過串口往射頻發(fā)送模塊寫入控制字，改變輸出信號中心頻率，頻率調(diào)整時間在100ms量級。射頻接收模塊選用Philips公司的成品高頻頭TDM1316AL[25]。高頻頭輸入信號為模擬信號，中心頻率范圍是51MHz～858MHz，帶寬8MHz；，帶寬8MHz的中頻模擬信號。TDM1316AL通過I2C總線接收ARM控制模塊的命令字并返回確認信息，經(jīng)過測試，TDM1316AL切換工作頻率花費的時間在1s量級，切換工作頻率花費時間較長，但市面上難以找到切換花費時間更短的同類產(chǎn)品，實驗系統(tǒng)在不發(fā)生頻繁切換的電視頻段工作，1s量級的工作頻率切換時間是可以容忍的。 本章小結(jié)本章詳細介紹實驗系統(tǒng)終端的硬件設(shè)計與實現(xiàn)。對基帶處理模塊、中頻發(fā)送模塊、中頻接收/檢測模塊的硬件設(shè)計與實現(xiàn)進行詳細介紹，從模塊原理設(shè)計、電源設(shè)計、時鐘設(shè)計、接口設(shè)計和PCB設(shè)計等方面詳細闡述各個模塊的設(shè)計方案，并給出各模塊的PCB實現(xiàn)圖。最后介紹了射頻模塊選型方案，完成整個實驗系統(tǒng)終端的硬件搭建。3 認知無線電實驗系統(tǒng)終端軟件框架設(shè)計與實現(xiàn) 認知無線電實驗系統(tǒng)終端算法任務(wù)流程認知無線電實驗終端包含眾多的算法任務(wù)，主要集中在基帶處理模塊和ARM主控模塊。基帶處理模塊主要完成的是物理層的算法任務(wù)，包括對信號的編解碼、調(diào)制解調(diào)、實現(xiàn)基帶數(shù)字信號的發(fā)送和接收，也包括對授權(quán)用戶和頻譜空穴的檢測。ARM主控模塊主要實現(xiàn)MAC層及上層的算法任務(wù)，包括信源編解碼、多媒體(語音、圖像數(shù)據(jù))信號的產(chǎn)生和接收、針對頻譜檢測結(jié)果的學(xué)習(xí)算法和工作頻率調(diào)整算法、功率控制算法、接入控制算法等。CR實驗系統(tǒng)終端算法任務(wù)總體設(shè)計如圖 31所示。圖 31 CR實驗系統(tǒng)終端算法任務(wù)總體設(shè)計框圖本文主要負責(zé)完成基帶處理模塊算法任務(wù)的規(guī)劃和基帶處理模塊軟件框架設(shè)計，ARM主控模塊的算法任務(wù)規(guī)劃及實現(xiàn)由其他同學(xué)完成，不再詳細展開闡述。 基帶算法任務(wù)分配基帶處理模塊的算法任務(wù)整體設(shè)計如圖 32所示。基帶處理模塊包括三個通道：發(fā)送通道、接收通道和檢測通道。發(fā)送通道主要負責(zé)將信源編碼后的數(shù)據(jù)經(jīng)過調(diào)制后輸出到中頻發(fā)送模塊。發(fā)送通道的算法任務(wù)包括信道編碼、QPSK映射、OFDM調(diào)制、插入導(dǎo)頻、峰均比抑制等。接收通道是負責(zé)從中頻接收模塊接收數(shù)據(jù)并解調(diào)得到有用數(shù)據(jù)送信源解碼模塊。接收通道的算法任務(wù)包括突發(fā)同步、OFDM解調(diào)、信道估計、功率控制、QPSK解映射、信道解碼等。檢測通道直接對中頻接收模塊輸出的數(shù)據(jù)進行分析，判斷工作頻帶內(nèi)是否有授權(quán)用戶出現(xiàn)，以及整個電視頻道內(nèi)有哪些頻譜空穴。檢測通道的算法任務(wù)包括帶內(nèi)授權(quán)用戶檢測和帶外頻譜空穴檢測。圖 32 基帶算法任務(wù)整體框圖在CR實驗系統(tǒng)終端硬件設(shè)計過程中，考慮到發(fā)送、接收和檢測三個通道的相對獨立工作，使用三塊DSP，分別負責(zé)發(fā)送通道、接收通道和檢測通道的算法任務(wù)。實驗系統(tǒng)終端使用的TMS320C6416TGLZ7型號DSP最高執(zhí)行指令速度為5760MIPS(每秒執(zhí)行百萬指令數(shù))，MIPS可以用于表征DSP的運算能力和算法占用的運算資源。為了評估算法的復(fù)雜度以及DSP是否可以及時處理各算法任務(wù)，需要估計各個算法任務(wù)消耗的MIPS數(shù)值。在設(shè)計終端軟件框架時，首先初步明確各個算法任務(wù)的實現(xiàn)方案，初步編寫算法實現(xiàn)程序，在DSP中實現(xiàn)的算法可以在DSP程序集成開發(fā)環(huán)境CCS中編寫代碼，并使用集成開發(fā)環(huán)境的仿真功能進行仿真，同時使用profiler功能統(tǒng)計算法耗費的DSP指令數(shù)。算法執(zhí)行多次平均耗費的指令數(shù)除以算法的執(zhí)行周期即可得到該算法耗費的MIPS數(shù)值。需要注意的是，仿真條件下使用profiler工具統(tǒng)計得到算法耗費的MIPS數(shù)值僅是對真實情況的粗略估計，各個算法在多任務(wù)程序框架下實際運行時，會在任務(wù)切換時引入一定開銷；同時，使用這種估計方法無法得到DSP和FPGA接口數(shù)據(jù)傳輸耗費的時間資源。因此使用該方法統(tǒng)計的MIPS數(shù)比實際情況小，在DSP分配算法資源時必須留出足夠的冗余。使用profiler統(tǒng)計各算法的復(fù)雜度如表 31所示。表 31 基帶算法任務(wù)復(fù)雜度估計算法發(fā)送DSP接收DSP檢測DSP信道編碼，交織1124MIPS//QPSK映射480MIPS//OFDM調(diào)制，加CP1056MIPS//減小峰均比1728MIPS//突發(fā)同步/約2500MIPS/OFDM解調(diào)，去CP/1260MIPS/QPSK解映射/960MIPS/信道解碼，解交織/720MIPS/帶內(nèi)授權(quán)用戶檢測//1700MIPS帶外頻譜空穴檢測//1500MIPS總計4388MIPS5440MIPS3200MIPS從表 31可以看出，接收信號的突發(fā)同步算法任務(wù)占用了接收DSP的大量運算資源(2500MIPS)，算法耗費時間很長，而且使得接收DSP沒有足夠運算資源完成信道估計等算法。同時，第一版認知無線電實驗系統(tǒng)的實際調(diào)試經(jīng)驗表明OFDM解調(diào)算法的執(zhí)行速度是提高系統(tǒng)基帶數(shù)據(jù)傳輸速率的瓶頸。對突發(fā)同步算法的進一步分析發(fā)現(xiàn)，其最主要的運算量是來自于尋找?guī)^時的相關(guān)運算。由于DSP的工作方式是串行執(zhí)行指令，使用DSP完成相關(guān)運算效率非常低；另一方面，F(xiàn)PGA由硬件實現(xiàn)并行計算，可以同時完成自相關(guān)運算中的各級乘加運算，方便的實現(xiàn)多級流水工作方式，能夠極大的提高自相關(guān)運算的效率。因此將接收信號突發(fā)同步尋找?guī)^的算法移植到FPGA中完成。這樣可以減輕接收DSP的運算負擔(dān)，縮短OFDM解調(diào)所花費的時間，提高系統(tǒng)基帶數(shù)據(jù)傳輸速率，同時接收DSP節(jié)省下來的運算能力可用于信道估計和功率控制等算法。系統(tǒng)設(shè)計信道編碼可以采用不同的編碼算法，例如Tubro編解碼算法，Viterbi編解碼算法和LDPC編解碼算法等。表 31中的信道編解碼算法是指Tubro編解碼算法，并且在接收DSP中使用了Tubro解碼協(xié)處理器進行解碼，因此信道解碼算法比編碼算法消耗較少的MIPS值。信道編解碼的另一方案是采用LDPC編解碼。因為LDPC編解碼性能較優(yōu)越，并且LDPC編碼包括了交織的過程，可以提供較強的糾錯能力。同時，LDPC編碼和解碼算法任務(wù)可以在FPGA中實現(xiàn)，和DSP中任務(wù)并行執(zhí)行，從而減輕了DSP的負擔(dān)，提高系統(tǒng)數(shù)據(jù)傳輸速率。但是LDPC編碼和解碼模塊要在FPGA中完成，難點在DSP和FPGA之間的高速數(shù)據(jù)傳輸。設(shè)計中使用EMIFB口，通