【正文】 ntf(l8,222,Period0,0)。m=0*10。break。ease2: dprintf (l8,222,Periodl,0)。m=o*11: break。ease3: dprintf (l8,222,Period2,0)。m=0*12。break:case4: dprintf(18,222,Period3,0)。 m=0*13。break。case5: dprintf(18,222,Period4,0)。 m=0*14:break。ease6: dprintf (l8,222,Period5,0)。m=0*15。break。ease7: dprintf (l8,222,Period6,0)。m=0*l6。break。ease8: dprintf(l8,222, Period7,0)。m=0*17:break。ease0: dprintf(18,222,Next,0)。break:}} Else if(b==6) //在分頻的基礎(chǔ)上送一個啟動信號，開始進(jìn)行測量所以要先設(shè)置再啟動。dprintf(30,222，Process,0)。XBYTE[0X8010]=mamp。0xf7。XBYTE[0X8010]=m0x08。XBYTE[0X8010]=mamp。oxf7。while(P3_3=0)://{dprintf(30,222,Start,0):}DATARD0()。TesDisplay()。TryDisplay13(24,56,Rslto)。dprintf(30,222,Finish,0):} //else{。}}while(1)。程序說明:顯示程序主要完成測繼電器和鋇(頻率的菜單顯示，以及它們各自的輸出結(jié)果相對誤差和絕對誤差的顯示等工作。顯示子程序如下從74244讀數(shù)據(jù)到總線Void DATARD0(){ Uchar dat。Dat=DATARD00。Temp[0]=datamp。0*0f。Temp[l]=(datamp。o*fo)/16:Dat=DATARD2。Temp[2]=datamp。0*0。Temp[3]=(datamp。o*f0)/16:Dat=DATARD02。Temp[4]=datamp。0*0f。Temp[5]=(datamp。o*fo)/16:Dat=DATARD03。Temp[6]=datamp。0*0f。temp[7]=(datamp。o*fo)/16。dat=DATARD04。temp[8]=datamp。o*of。temp[9]=(datamp。o*f0)/16。dat=DATARD05。temp[10]=datamp。0*0ftemp[11]=(datamp。0*f0)/16。讀到的數(shù)值放到顯示緩沖區(qū)里Void TestDisPlay(){Uchar i。for(i=0。i12。i++) {Rslt0[i]=temp[i]:}}將顯示緩沖里的數(shù)值轉(zhuǎn)化成ASC碼送到液晶屏上顯示出Void TrtDisPlay13 (UChar x，UChar y,Uehar*Ptr){Uehar i，cl。for(i=0。i13。i++){Switch(ptr[i]){case0:dprintf(x, y, ASC0,0)。 break。casel: dprintf(x,y,ASC1,0)。 break。case2:dprintf(x, y, ASC2,0)。 break。case3:dprintf(x, y, ASC3,0)。 break。case4:dprintf(x, y, ASC4,0)。 break。case5:dprintf(x, y, ASC5,0)。 break。case6:dprintf(x, y, ASC6,0)。 break。case7:dprintf(x, y, ASC7,0)。 break。case8:dprintf(x, y, ASC8,0)。 break。case9:dprintf(x, y, ASC9,0)。 break。default:dprintf(x,y,ASCdot,0)。}x— }}河南城建學(xué)院本科畢業(yè)設(shè)計（論文） 時間繼電器測試儀誤差分析及設(shè)計中的注意事項4 時間繼電器測試儀誤差分析及設(shè)計中的注意事項4. 1時間繼電器測試儀設(shè)計中的幾點(diǎn)體會對于一個系統(tǒng)的開發(fā)，最初的頂層模塊的劃分是非常重要的。隨著系統(tǒng)的復(fù)雜性的增加，模塊劃分對于系統(tǒng)的后繼開發(fā)顯示出越來越大的重要性。隨著自頂向下設(shè)計方法的廣泛應(yīng)用，把一個系統(tǒng)分為幾個子模塊，然后各個子模塊分別設(shè)計的方法也越來越廣泛被廣大設(shè)計者所使用。一個系統(tǒng)模塊劃分的好壞，模塊間接口設(shè)計是否合理，將直接影響到整個系統(tǒng)的開發(fā)，甚至?xí)Q定系統(tǒng)開發(fā)的成功與否。一個良好的系統(tǒng)模塊劃分，合理的模塊間接口設(shè)計會使后繼的系統(tǒng)開發(fā)事半功倍。反之者是后繼的系統(tǒng)開發(fā)步履維艱。因而，系統(tǒng)開發(fā)人員把越來越多的時間和精力投入到系統(tǒng)的模塊劃分和接口設(shè)計當(dāng)中。具體到本系統(tǒng)的開發(fā)，由于開發(fā)的經(jīng)驗不足，模塊的劃分和模塊間的接口設(shè)計不是很合理，等到開發(fā)到具體的子模塊時才發(fā)現(xiàn)了模塊劃分及其接口間的問題，使得子模塊的設(shè)計無法繼續(xù)進(jìn)行下去。從而不得不重新劃分模塊和設(shè)計模塊間的接口，浪費(fèi)了不少時間，延緩了系統(tǒng)的開發(fā)進(jìn)度。相比較而言，本系統(tǒng)的規(guī)模還比較小，如果是一個大規(guī)模的系統(tǒng)出現(xiàn)這樣的問題造成的損失簡直是難以想象的。在對系統(tǒng)進(jìn)行調(diào)試時，由于本系統(tǒng)既含有自編程硬件設(shè)計電路，又含有單片機(jī)控制電路，整個系統(tǒng)比較復(fù)雜，因此我們采用自底向上的調(diào)試方法，也就是先進(jìn)行各個單元電路的軟件仿真和硬件調(diào)試，在各個單元電路調(diào)試好后再進(jìn)行系統(tǒng)聯(lián)調(diào)，最后進(jìn)行硬件的編程固化及系統(tǒng)的組裝。為了使用方便，并使FPGA器件能滿足不同需求，采取了以下具體措施:1時鐘信號可以是器件外部輸入的全局時鐘，也可以是內(nèi)部“乘積項”或者“和項”產(chǎn)生的異步時鐘，并且時鐘的有效邊沿可以選擇為上升沿，也可以選擇為下降沿。2提供異步的“乘積項”或者“和項”構(gòu)成的寄存器的置位/復(fù)位信號。3每一種器件都有多種封裝，每一種封裝都有多種容量的器件，且引腳兼容，便于設(shè)計移植和升級。4遵守外圍部件接口(PCI)技術(shù)規(guī)范，能夠與PCI總線連接，實現(xiàn)復(fù)雜的PC設(shè)計。5提供一定的全局網(wǎng)線和緩沖器。全局網(wǎng)線由全局緩沖器驅(qū)動，為信號提供最短的延時和可忽略的扭曲。6目前，大多數(shù)的FPGA和CPLD器件都具有符合正 (JTAG)電路，可以方便地進(jìn)行芯片和板級的測試。7每個IO腳口有單獨(dú)的、可編程的輸出電壓擺率控制位，可配置成高擺率或低擺率輸出。在速度要求低的情況下，采用低擺率可減小印制板上線間干擾和地線上的毛刺。8針對某種器件的某一種封裝形式，都有不同速度等級的芯片，以滿足不同速度要求的需要。9具有三態(tài)門，可實現(xiàn)總線結(jié)構(gòu)。對于FO驅(qū)動能力強(qiáng)的器件，可以在印制板上直接驅(qū)動總線。開發(fā)和應(yīng)用FPGA，CPLD器件，必須對器件的性能、結(jié)構(gòu)、開發(fā)工具和設(shè)計規(guī)范有一個全面的了解，對器件的容量、速度、功耗、接口要求和引腳數(shù)目進(jìn)行綜合考慮。同時，還要注意以下細(xì)節(jié)問題:1選擇合適的器件結(jié)構(gòu)。對于組合電路較復(fù)雜的設(shè)計，宜采用顆粒較粗的CPLD。對于時序電路中觸發(fā)器較多的設(shè)計，宜采用細(xì)顆粒的FPGA。2時序電路應(yīng)用“上電”復(fù)位電路，保證開機(jī)加電后，置時序電路于初始狀態(tài)。3不能采用偶數(shù)個反向器串聯(lián)的方法構(gòu)成“延時電路”，一則延時的時間不準(zhǔn)確，二則自動編譯時會作為冗余電路被簡化掉。4主要的全局緩沖器必須由半專用的焊盤驅(qū)動，次要的全局緩沖器可以來源于半專用的焊盤或內(nèi)部網(wǎng)線。5輸入引腳不可懸空，必須由有源信號驅(qū)動:不用的專用引腳應(yīng)接地。6電源濾波:器件的所有電源和地引腳都必須可靠連接。，進(jìn)行濾波和去禍。7為了便于擴(kuò)展和修改設(shè)計，在選擇使用器件時，對其邏輯單元和引腳最好考慮有一定數(shù)量的余量。此外，為了測試也應(yīng)保留一些硬件資源。8慎用編程加載信號線做FO線。對于FPGA，它的一些加載線DIN， /INIT，/LDC在數(shù)據(jù)配置完畢后可作為FO信號線用，但使用不當(dāng)會影響數(shù)據(jù)成功配置。原則上要求在器件配置期間要保證這些信號線不被箱位。一般情況下，這些信號線除用于數(shù)據(jù)配置外最好不要復(fù)用或僅作為輸出端子用。9器件之間連線較長時，要考慮傳輸線端點(diǎn)匹配問題，防止信號反射。10注意環(huán)境溫度，防止器件過熱。河南城建學(xué)院本科畢業(yè)設(shè)計（論文） 結(jié)論結(jié)論時間繼電器測試儀完成了軟硬件設(shè)計，經(jīng)過實驗仿真分析及驗證，各項功能達(dá)到了預(yù)定的設(shè)計指標(biāo)。在開發(fā)過程中，綜合運(yùn)用了QustusII，Protel99SE等開發(fā)工具，使用了VHDL及匯編語言。在設(shè)計方法上打破了傳統(tǒng)的自下而上的設(shè)計方法，采用了自上而下的設(shè)計方法提高了設(shè)計效率，縮短了開發(fā)周期.該時間繼電器測試儀的特點(diǎn)是將單片機(jī)控制靈活性和FPGA芯片的現(xiàn)場可編程性相結(jié)合，不但大大縮短了開發(fā)研制周期，而且使本系統(tǒng)具有結(jié)構(gòu)緊湊、體積小、重量輕、可靠性高，測量時間/頻率范圍寬、精度高等優(yōu)點(diǎn)。同時利用單片機(jī)具有良好的人機(jī)接口和控制運(yùn)算的功能，可以較簡單地實現(xiàn)鍵盤和顯示控制以及數(shù)據(jù)處理運(yùn)算。系統(tǒng)聯(lián)合調(diào)試成功后，可將單片機(jī)程序通過編程器固化到單片機(jī)中，將設(shè)計經(jīng)過綜合適配后的網(wǎng)表對FPGA/CPLD進(jìn)行編程下載，將整個系統(tǒng)的外圍電路設(shè)計制作成印刷電路板。并成功的進(jìn)行了調(diào)試，達(dá)到了設(shè)計要求。河南城建學(xué)院本科畢業(yè)設(shè)計（論文） 參考文獻(xiàn)參考文獻(xiàn)[1] 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