【正文】 。其主要技術(shù)指標(biāo)如表21所示:表21 ACEX 1K30主要技術(shù)指標(biāo)典型門數(shù)最大系統(tǒng)門數(shù)邏輯單元數(shù)EAB數(shù)全部RAM位數(shù)最大用戶I/O引出端數(shù)300001190001728624576171整個(gè)測量儀的FPGA頂層模塊共由四個(gè)子模塊構(gòu)成，它們分別是控制模塊、基準(zhǔn)時(shí)基產(chǎn)生模塊、閘門模塊、計(jì)數(shù)模塊。設(shè)計(jì)輸入 編譯項(xiàng)目完成編程測試仿真與定時(shí)分析修改設(shè)計(jì)圖27 FPGA芯片的設(shè)計(jì)流程 ACEX 1K30的引腳分布根據(jù)系統(tǒng)設(shè)計(jì)情況選取ACEX 1K30器件作為設(shè)計(jì)載體，其引腳分布如圖28所示，、低價(jià)格SRAM工藝PLD (FPGA)器件。使用QuartusII的設(shè)計(jì)過程包括以下幾步，若任一步出錯(cuò)或未達(dá)到設(shè)計(jì)的要求則應(yīng)修改設(shè)計(jì)，然后重復(fù)以后各步。目前，其主要開發(fā)軟件有MAX+PLUSII和Quartus II。每個(gè)LAB代表大約96個(gè)可用邏輯門。邏輯陣列由邏輯陣列塊(LAB)組成，每個(gè)LAB包含八個(gè)邏輯單元(LE)和一個(gè)局部互連，一個(gè)LE由一四輸入LUT、一個(gè)可編程觸發(fā)器和為了實(shí)現(xiàn)進(jìn)位及級(jí)聯(lián)功能的專用信號(hào)路徑組成。每個(gè) ACEX 1K器件包含一個(gè)實(shí)現(xiàn)存儲(chǔ)器及特殊邏輯功能的增強(qiáng)型嵌入式陣列和實(shí)現(xiàn)一般邏輯的邏輯陣列。基于可重構(gòu) CMOSSDRAM單元， ACEX 1K結(jié)構(gòu)具有實(shí)現(xiàn)一般門陣列宏功能所需的所有特征，相應(yīng)的多引腳數(shù)提供與系統(tǒng)元器件的有效接口。 ACEX 1K系列器件的特點(diǎn)是將查找表(LUT)和內(nèi)嵌陣列塊(EAB)相結(jié)合，提供了效率很高而又廉價(jià)的結(jié)構(gòu)。其優(yōu)點(diǎn)是可進(jìn)行任意次數(shù)的編程，并可在工作中快速 (On the Fly)編程，實(shí)現(xiàn)板級(jí)和系統(tǒng)級(jí)的動(dòng)態(tài)配置，因此可稱為在線重配置(ICR)的PLD或可重配置硬件(RHP: Reconfigurable Hardware Product)。ISP器件的優(yōu)點(diǎn)是不需要編程器，可先將器件裝焊于印制板，再經(jīng)過編程電纜進(jìn)行編程，編程、調(diào)試和維護(hù)都很方便。其優(yōu)點(diǎn)是在系統(tǒng)斷電后，編程信息不丟失。一般情況下，CPLD功耗要比FPGA大，且集成度越高越明顯。3)、CPLD通過修改具有固定內(nèi)連電路的邏輯功能來編程，F(xiàn)PGA主要通過改變內(nèi)部連線的布線來編程，F(xiàn)PGA可在邏輯門下編程，而CPLD是在邏輯塊下編程，在編程上FPGA比CPLD具有更大的靈活性。①.CPLD與FPGA性能特點(diǎn)比較:雖然CPLD和FPGA同屬于可編程ASIC器件，都具有用戶現(xiàn)場可編程特性，都支持邊界掃描技術(shù)，但由于CPLD和FPGA在結(jié)構(gòu)上的不同，決定了CPLD和FPGA在性能上各有特點(diǎn)l)、在集成度方面，F(xiàn)PGA可以達(dá)到比CPLD更高的集成度，同時(shí)也具有更復(fù)雜的布線結(jié)構(gòu)和邏輯實(shí)現(xiàn)。現(xiàn)場可編程門陣列FPGA是一種高密度的可編程邏輯器件，其集成密度最高達(dá)100萬門/片，系統(tǒng)性能可達(dá)200MHz。現(xiàn)場可編程門陣列FPGA(Field Programmable Gate Array) 和復(fù)雜可編程邏輯器件CPLD(Complex Programmable Logic Device)同屬于近年來發(fā)展迅速的大規(guī)?？删幊虒Ｓ眉呻娐?ASIC)。因?yàn)樵谕獠繌?qiáng)干擾情況下，狀態(tài)機(jī)的死寂機(jī)(進(jìn)入非法裝態(tài))情況是可預(yù)測的，這包括非法狀態(tài)的數(shù)量和進(jìn)入狀態(tài)的可預(yù)測性，以及是否己經(jīng)進(jìn)入的非法狀態(tài)的可判斷性。例如狀態(tài)機(jī)就是很好的選擇。其主要原因是，以軟件運(yùn)行為核心的CPU的指令地址指針在外部干擾下，容易發(fā)生不可預(yù)測的變化，而使運(yùn)行陷入不可預(yù)測的非法循環(huán)中，使系統(tǒng)癱瘓。11)純硬件系統(tǒng)的高可靠性。工作12MHZ晶振頻率的MCS51系列單片機(jī)對(duì)刀D控制的采樣頻率為20KHZ上下，即約每秒兩萬次。以軟件方式控制操作和運(yùn)算的系統(tǒng)速度顯然無法與純硬件系統(tǒng)相比，因?yàn)檐浖峭ㄟ^順序執(zhí)行指令的方式來完成控制和運(yùn)算步驟的，而用HDL語言描述的系統(tǒng)是以并行方式工作的。顯然，高技術(shù)人才比經(jīng)驗(yàn)性人才的培養(yǎng)效率要高得多。9)對(duì)設(shè)計(jì)者的硬件知識(shí)和硬件經(jīng)驗(yàn)要求低。對(duì)于傳統(tǒng)的設(shè)計(jì)方法，如單片機(jī)仿真器的使用僅僅只能在最后完成的系統(tǒng)上進(jìn)行局部的硬件仿真調(diào)試，在整個(gè)設(shè)計(jì)的中間過程是無能為力的。8)全方位地利用計(jì)算機(jī)自動(dòng)設(shè)計(jì)、仿真和測試技術(shù)。從電子設(shè)計(jì)方法學(xué)來看，EDA技術(shù)的最大優(yōu)勢(shì)就是能將所有設(shè)計(jì)環(huán)節(jié)納入統(tǒng)一的自頂向下的設(shè)計(jì)方案中。6)開發(fā)技術(shù)的標(biāo)準(zhǔn)化、規(guī)范化以及IP核的可重復(fù)利用性。如果與傳統(tǒng)的使用專用功能器件等分離元件構(gòu)成的應(yīng)用電子系統(tǒng)的技術(shù)性能和設(shè)計(jì)手段相比，EDA技術(shù)及其設(shè)計(jì)系統(tǒng)具有更加明顯的優(yōu)勢(shì)。EDA仿真測試技術(shù)只需通過計(jì)算機(jī)，就能對(duì)所設(shè)計(jì)的電子系統(tǒng)從各種不同層次的系統(tǒng)性能特點(diǎn)完成一系列準(zhǔn)確的測試與仿真操作，在完成實(shí)際系統(tǒng)安裝后，還能對(duì)系統(tǒng)上的目標(biāo)器件進(jìn)行所謂邊界掃描側(cè)試。4)強(qiáng)大的系統(tǒng)建模、電路仿真功能。3)設(shè)計(jì)文檔的管理。如邏輯仿真時(shí)的模擬庫、邏輯綜合時(shí)的綜合庫、版圖綜合時(shí)的版圖庫、測試綜合時(shí)的測試庫等。2)庫(Library)的引入。用HDL語言對(duì)數(shù)字電子系統(tǒng)進(jìn)行抽象的行為與功能描述到具體的內(nèi)部線路結(jié)構(gòu)描述，從而可以在電子線路的各個(gè)階段、各個(gè)層次進(jìn)行計(jì)算機(jī)模擬檢驗(yàn)，保證設(shè)計(jì)過程的正確性。自頂向下的設(shè)計(jì)方法流程如圖25所示。隨著設(shè)計(jì)層次向下進(jìn)行，系統(tǒng)性能參數(shù)將得到進(jìn)一步的細(xì)化與確認(rèn)，隨時(shí)可以根據(jù)需要加以調(diào)整，從而保證了設(shè)計(jì)結(jié)果的正確性，縮短了設(shè)計(jì)周期，設(shè)計(jì)規(guī)模越大，這種設(shè)計(jì)方法的優(yōu)勢(shì)越明顯。采用自頂向下的設(shè)計(jì)方法的優(yōu)點(diǎn)是顯而易見。圖 25 自頂向下的設(shè)計(jì)方法流程圖 圖26 自底向上的設(shè)計(jì)方法流程圖自頂向下的設(shè)計(jì)方法是隨著硬件描述語言(HDL)和EDA工具同步發(fā)展起來的。②“自頂向下”與“自底向上”的設(shè)計(jì)方法隨著集成電路發(fā)展，自底向上的設(shè)計(jì)方法已逐步被現(xiàn)代的自頂向下的設(shè)計(jì)方法所取代。在這種新的設(shè)計(jì)方法中，由整機(jī)系統(tǒng)用戶對(duì)整個(gè)系統(tǒng)進(jìn)行方案設(shè)計(jì)和功能劃分，系統(tǒng)的關(guān)鍵電路用一片或幾片專用集成電路(ASIC)來實(shí)現(xiàn)，且這些專用集成電路是由系統(tǒng)和電路設(shè)計(jì)師親自參與設(shè)計(jì)的，直至完成電路到芯片版圖的設(shè)計(jì)，再交由工廠加工，或者是用可編程ASIC例如 (FPGA和CPLD)現(xiàn)場編程實(shí)現(xiàn)。半導(dǎo)體集成電路己由早期的單元集成、部件電路集成發(fā)展到整機(jī)電路集成和系統(tǒng)電路集成。這樣設(shè)計(jì)出的電子系統(tǒng)所用元件的種類和數(shù)量均較多，體積與功耗大，可靠性差。功能定義 功能驗(yàn)證 電路生成 布局布線功能仿真芯片制造圖24 傳動(dòng)的集成電路設(shè)計(jì)流程圖由傳統(tǒng)的手工設(shè)計(jì)發(fā)展而來的自底向上的設(shè)計(jì)方法，在進(jìn)行手工電路設(shè)計(jì)時(shí)，一個(gè)硬件系統(tǒng)的實(shí)現(xiàn)過程是從選擇具體的元器件開始的。5）只有在設(shè)計(jì)出樣機(jī)或生產(chǎn)出芯片后才能進(jìn)行實(shí)測。3）設(shè)計(jì)過程中產(chǎn)生大量文檔，不易管理。手工設(shè)計(jì)方法的缺點(diǎn)是:1）復(fù)雜電路的設(shè)計(jì)、調(diào)試十分困難。①傳統(tǒng)的設(shè)計(jì)方法傳統(tǒng)的數(shù)字電子系統(tǒng)或IC設(shè)計(jì)中，手工設(shè)計(jì)占了較大的比例。在作仿真前，需要利用波形編輯器編輯一個(gè)波形激勵(lì)文件，用于仿真驗(yàn)證時(shí)的激勵(lì)。對(duì)于使用HDL的設(shè)計(jì)，可以使用QuartusII帶有RTL Viewer的觀察綜合后的RTL圖。在設(shè)計(jì)輸入之后，QuartusII的編譯器將給出設(shè)計(jì)輸入的錯(cuò)誤報(bào)告。QuartusII允許來自第三方的文件輸入，并提供了很多EDA軟件的接口。在許多實(shí)用情況中，必須使用宏功能模塊才可以使用一些特定器件的硬件功能。此外，QuartusII還包含許多十分有用的 LPM(Library of Parameterized Modules)模塊，它們是復(fù)雜或高級(jí)系統(tǒng)構(gòu)建的重要組成部分，在SOPC設(shè)計(jì)中被大量使用，也可在普通設(shè)計(jì)文件一起使用。還可以通過選擇Compiler Tool(Tools)菜單，在Compiler Tool窗口中運(yùn)行該模塊來啟動(dòng)編譯器模塊。編譯器包括的功能模塊有分析/綜合器(Analysis synthesis)、適配器(Fitter)、裝配器(Assembler)、時(shí)序分析器(Timing Analyzer)、設(shè)計(jì)輔助模塊(Design，Assistant)、EDA網(wǎng)表文件生成器 (EDA Net list Writer)和編輯數(shù)據(jù)接口 (Compiler Database Interface)等。此外QuartusII與MATLAB和DSPBuilder結(jié)合，可以進(jìn)行基于FPGA的DSP系統(tǒng)開發(fā)，是DSP硬件系統(tǒng)實(shí)現(xiàn)的關(guān)鍵EDA工具。QuartusII也可以利用第三方的綜合工具，如Leonard Spectrum，并能直接調(diào)用這些工具。Alera的QuartusII提供了完整的多平臺(tái)設(shè)計(jì)環(huán)境，能滿足各種特定設(shè)計(jì)的需要，也是單芯片可編程系統(tǒng)(SOPC)設(shè)計(jì)的綜合性環(huán)境和SOPC開發(fā)的基本設(shè)計(jì)工具，并為 Alera DSP開發(fā)包進(jìn)行系統(tǒng)模型設(shè)計(jì)提供了集成綜合環(huán)境。QuartusII在21世紀(jì)初推出，是Alera前一代FPGA /CPLD集成開發(fā)環(huán)境MAX+PLUSII的更新?lián)Q代產(chǎn)品，其界面友好、使用便捷。5后仿真/時(shí)序仿真。3前仿真/功能仿真。設(shè)計(jì)過程一般如下:1代碼編寫。VHDL及自頂向下的設(shè)計(jì)方法在大型數(shù)字系統(tǒng)設(shè)計(jì)中被廣泛采用。但要注意，VHDL畢竟描述的是硬件，它包含許多硬件特有的結(jié)構(gòu)。匯編語言好比網(wǎng)表。HDL的出現(xiàn)是為了適應(yīng)電子系統(tǒng)設(shè)計(jì)的日益復(fù)雜。1983年由美國國防部(DOD)發(fā)起創(chuàng)建，由IEE (The institute of Electrical and Electronics Engineers)進(jìn)一步發(fā)展并在1987年作為“IEE標(biāo)準(zhǔn)1076”發(fā)布。經(jīng)處理的數(shù)據(jù)送液晶顯示器顯示輸出，從而完成了系統(tǒng)的測試任務(wù)。FPGA在對(duì)被測信號(hào)進(jìn)行計(jì)數(shù)時(shí)，采用12位十進(jìn)制計(jì)數(shù)器進(jìn)行計(jì)數(shù)，48位數(shù)據(jù)通過總線利用AT89S52單片機(jī)的P0口分6次將計(jì)數(shù)器中的數(shù)據(jù)全部讀出。在進(jìn)行時(shí)間繼電器測量時(shí)閘門的開啟、關(guān)閉時(shí)刻是通過時(shí)間繼電器本身來控制的。當(dāng)CS0=1，CS1=0是測量時(shí)間繼電器。Fs為標(biāo)準(zhǔn)頻率信號(hào)輸入端，是由5M的有源恒溫晶振經(jīng)過不同系數(shù)分頻后提供不同時(shí)基頻率。系統(tǒng)的復(fù)位清零由單片機(jī)控制。單片機(jī)測頻控制電路如圖23所示，單片機(jī)通過總線與FPGA相連，并完成整個(gè)測量電路的測試控制、數(shù)據(jù)處理、鍵值輸入和液晶顯示輸出的控制、管理等工作?？臻e模式下，CPU停止工作，允許RAM、定時(shí)器/計(jì)數(shù)器、串口、中斷繼續(xù)工作。AT89S52具有以下標(biāo)準(zhǔn)功能:8k字節(jié)Flash，256字節(jié)RAM，32位1/0口線，看門狗定時(shí)器，2個(gè)數(shù)據(jù)指針，三個(gè)16位定時(shí)器/計(jì)數(shù)器，一個(gè)6向量2級(jí)中斷結(jié)構(gòu)，全雙工串行口，片內(nèi)晶振及時(shí)鐘電路。片上Flash允許程序存儲(chǔ)器在系統(tǒng)可編程，亦適于常規(guī)編程器。由于它是一款低功耗、高性能CMOS8位微控制器，具有8K在系統(tǒng)可編程Flash存儲(chǔ)器。時(shí)間繼電器測試儀的總體框圖如圖22所示。鍵盤控制命令通過串口讀入單片機(jī)，實(shí)現(xiàn)啟動(dòng)/停止測量、初始值設(shè)置、測時(shí)間繼電器或者測頻選擇功能以及測時(shí)間繼電器的時(shí)標(biāo)設(shè)置和測頻率時(shí)的閘門時(shí)間設(shè)置等。系統(tǒng)復(fù)位后，各部分都處于準(zhǔn)備工作狀態(tài)。41河南城建學(xué)院本科畢業(yè)設(shè)計(jì)（論文） 時(shí)間繼電器測試儀的硬件電路設(shè)計(jì)2 時(shí)間繼電器測試儀的硬件電路設(shè)計(jì)時(shí)間繼電器測試儀的組成如圖21所示，它主要由被測時(shí)間繼電器組、繼電器測試儀主機(jī)系統(tǒng)和測試儀顯示控制面板三部分組成、其核心部分由時(shí)間繼電器測試儀主機(jī)系統(tǒng)組成，它主要包括CPU(AT89S52單片機(jī))、FPGA(現(xiàn)場可編程邏輯芯片 ACEX1K30)、鍵盤、液晶顯示等部分和其它各種接口等。AT89552單片機(jī)內(nèi)含256字節(jié)RAM和SK字節(jié)快閃存儲(chǔ)器，因此全部控制程序可裝入單片機(jī)。通過對(duì)本地鍵盤或遠(yuǎn)地可程控面板操作，可以分別對(duì)時(shí)間繼電器和時(shí)基信號(hào)計(jì)數(shù)器的開啟、停止計(jì)數(shù)功能進(jìn)行控制，也可以對(duì)各個(gè)計(jì)數(shù)器進(jìn)行初始化。這樣相對(duì)于分離器件來說大大的縮小了體積、減輕了重量，提高了系統(tǒng)的集成度和可靠性。以一塊現(xiàn)場可編程邏輯器件FPGA芯片 (ACEX1K30)，完成時(shí)基分頻、時(shí)序邏輯控制、計(jì)數(shù)、輸出等功能?；贓DA技術(shù)和硬件描述語言(VHDL)的自上而下的設(shè)計(jì)方法正在承擔(dān)起越來越多的數(shù)字系統(tǒng)設(shè)計(jì)任務(wù)。對(duì)于前面提到的等精度恒誤差測頻方法由于是近幾年才發(fā)展起來的所以沒有在本設(shè)計(jì)中采用，但是如果將來要對(duì)系統(tǒng)進(jìn)行改進(jìn)或升級(jí)則需要優(yōu)先考慮這種方法，這也是本設(shè)計(jì)下一步需要完善的地方。計(jì)數(shù)器A和計(jì)數(shù)器B在相同閘門時(shí)間T內(nèi)對(duì)被測脈沖信號(hào)Fx和時(shí)基脈沖信號(hào)Fo分別計(jì)數(shù)Nx和No，且有:Fx=Nx/T，F(xiàn)o=No/T。在測量時(shí)間內(nèi)，被測信號(hào)Fx，經(jīng)脈沖調(diào)理電路轉(zhuǎn)換成脈沖信號(hào)后通過閘門A由計(jì)數(shù)器A計(jì)數(shù)，時(shí)