【正文】 實體 shift 不經(jīng)調(diào)整直接傳輸該值，同時次態(tài)信號將被更新為 可以在實體 control 的 VHDL 描述中的 case 語句中看到，該 case 語句起將被更新為 reset2。這些可以在實體 control 的 VHDL 描述中的 case 語句中看到，該 case語句起始于針對狀態(tài) reset1 的 when 從句。在下一個時鐘沿，狀態(tài)機(jī)將前進(jìn)到reset2 態(tài)。跟前面一樣，狀態(tài) reset2 也提供用于實體 alu 和實體 shift 的控制信號,但是把 outregwr 信號賦給 1，使數(shù)據(jù)總線的 0 值寫到 outreg 寄存器。復(fù)位序列的目的是設(shè)置程序計數(shù)器開始從存儲器讀指令。 在狀態(tài) reset2 后，在下一個時鐘沿到來時候，狀態(tài)機(jī)將轉(zhuǎn)到 reset3 狀態(tài)這個狀態(tài)設(shè)置 outregrd 信號為 1，使 outreg 實體輸出數(shù)據(jù)到數(shù)據(jù)總線上，狀態(tài)機(jī)前進(jìn)到狀態(tài)機(jī)前進(jìn)到狀態(tài) reset4。在 reset4 期間，outreg 的值被復(fù)制到protr 寄存器和 addrreg 寄存器，狀態(tài)機(jī)前進(jìn)到狀態(tài) 5，設(shè)置輸出信號 RW（讀寫）為 0（讀模式） ，信號 VMA（有效存儲器地址）為 mem 輸出0 號地址中的數(shù)據(jù)到數(shù)據(jù)總線上，狀態(tài)機(jī)前進(jìn)到 reset6，根據(jù)存儲器中準(zhǔn)備好信號的值,或者保持 reset6 狀態(tài)，或者把存儲器的數(shù)據(jù)值寫到 instrreg 寄存器，然后轉(zhuǎn)到 execute 狀態(tài)。到此，狀態(tài)機(jī)復(fù)位 CPU 的狀態(tài)到一個已知的狀態(tài)，并把第一個指令載入instreg 寄存器。從這以后，狀態(tài)機(jī)將根據(jù)實際指令轉(zhuǎn)換狀態(tài)?！D control 部分輸入輸出仿真圖library ieee。use 。package pkg issubtype state is std_logic_vector(4 downto 0)。constant st0 :state :=”00001”。constant st1 :state :=”00010”。constant st2 :state :=”00100”。constant st3 :state :=”01000”。constant st4 :state :=”10000”。end pkg。 圖 Ccontrol 部分仿真圖　4 存儲器模塊的 VHDL 語言實現(xiàn) RAM 單元的設(shè)計實現(xiàn)RAM 存儲器可以用來存儲實時數(shù)據(jù)、中間結(jié)果、最終結(jié)果或作為程序的堆棧區(qū)使用。從有關(guān) 8051 存儲器的相關(guān)內(nèi)容可知，8051 內(nèi)部有 128 個字節(jié)的 RAM，且可外接 RAM。所以本設(shè)計中設(shè)計了 128 個字節(jié)的片內(nèi) RAM 和 64K 的片外 RAM。其中片內(nèi) 128 個字節(jié)的 RAM 是與 CPU 模塊做到一片 FPGA 中的，而片外64KRAM 是通過 FPGA 的接口與整個設(shè)計連接在一起的，當(dāng)然 64KRAM 也可以放到片內(nèi)，這可以由使用時的環(huán)境和 FPGA 容量的大小來決定。圖是 RAM 單元外形框圖。它采用 Altera 公司提供的存儲器模塊來設(shè)計，即直接從庫中調(diào)用該元件，在 VHDL語言中進(jìn)行例化來使用。這也是 Altera 公司推薦的存儲器設(shè)計方法。主要可以縮短開發(fā)時間，且增加可靠性。　 圖 RAM 結(jié)構(gòu)圖 ROM 單元的設(shè)計實現(xiàn)ROM 存儲器主要用來存儲固定程序、常數(shù)和表格。從第二章的介紹可知，8051 內(nèi)部有 4KROM，而本設(shè)計中在實現(xiàn) 4KROM 的基礎(chǔ)上，又在程序中為 ROM 的擴(kuò)展留下接口，即可把 ROM 的容量擴(kuò)大到 64K。如圖 416 所示，如需改變 ROM 的大小，可以通過改變地址的位數(shù)來實現(xiàn)。但最大位數(shù)不能超過 16 位，即 ROM 的大小不能超過 64K。 圖 ROM 結(jié)構(gòu)圖　5 結(jié) 論本文在介紹了 EDA 技術(shù)和 FPGA 器件的發(fā)展概況以及對 Intel8051 單片機(jī)的原理和結(jié)構(gòu)介紹和分析的基礎(chǔ)上，主要對使用 EDA 技術(shù)和 FPGA 器件進(jìn)行 8051 單片機(jī)的內(nèi)部 CPU 模塊的 control 以及外部存儲 rom 和內(nèi)部 ram 的設(shè)計以及研究。提出相應(yīng)的設(shè)計方案，對傳統(tǒng) 8051 單片機(jī)的功能進(jìn)行實現(xiàn)和改進(jìn)，并進(jìn)行了相關(guān)的仿真驗證。 實現(xiàn)了基于 VHDL 語言的 8051 單片機(jī)內(nèi)部 cpu 的 control 的設(shè)計，rom 以及 ram 模塊的設(shè)計實現(xiàn)。通過本設(shè)計的實現(xiàn)，體現(xiàn)出了使用 VHDL 語言進(jìn)行設(shè)計的優(yōu)勢。一方面可以便于設(shè)計的修改和升級；另一方面也易于使設(shè)計轉(zhuǎn)化為 ASIC 設(shè)計。其中，CPU 中 control 模塊的設(shè)計是本設(shè)計的核心內(nèi)容，本文通過對有限狀態(tài)機(jī)的設(shè)計方法的研究和超前進(jìn)位加法器實現(xiàn)方法的研究，使得 CPU 模塊的設(shè)計得以順利實現(xiàn)，并得到了良好的設(shè)計效果。 針對本文所涉及的范圍來說，所做的工作仍然是有限的，在完成本論文之際，作者意識到今后有待進(jìn)一步研究的主要方向有：本文主要是對 8051 的功能進(jìn)行軟件設(shè)計和仿真，而沒有通過實際的硬件系統(tǒng)來仿真與驗證，如果以后條件允許的話，可以在硬件系統(tǒng)上來進(jìn)行仿真與驗證，使其更適合于實際應(yīng)用?！⒖嘉墨I(xiàn)1 褚振勇, .2 黃正謹(jǐn),徐堅, .3 張洪潤，.4 .5 徐志軍，6 潘松， .7 潘松， ：科學(xué)出版社，2022.8 李廣軍， ASIC .9 Verilog HDL .10 . 北京：高等教育出版社，1994.11 徐淑華，程退安，.1994.12 石東海 . 單片機(jī)數(shù)據(jù)通信技術(shù)從入門到精通 . 西安電子科技大學(xué)出版社.2022.13 曾繁泰，侯亞寧，.14 .15 .16 王金明， Verilog HDL 語言. .17 8051 Journal,Volume30,Issue 8,August 199918 Bannatyne, aids for Conference Proceedings,199819 Mark System Design with ，202220 Stephen of Digital Logic with VHDL 業(yè)出版社，2022.21 廖裕評，陸瑞強(qiáng) .CPLD 數(shù)字電路設(shè)計 — 使用 MAXPLUS. 清華大學(xué)出版社.2022.22 宋萬杰，羅豐， 2022.23 侯伯亨， 社，1999.　致 謝 本論文是在尊敬的導(dǎo)師王成義副教授的精心指導(dǎo)下完成的。從論文的選題到課題的關(guān)鍵性研究，以及論文的撰寫與修改，都自始至終得到了導(dǎo)師的親切關(guān)懷和悉心指導(dǎo)。導(dǎo)師淵博的學(xué)識、敏銳的思維、謙虛嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度、高尚的敬業(yè)精神以及平易近人、誨人不倦的作風(fēng)令我受益匪淺，終生難忘。這些寶貴的學(xué)術(shù)思想及精神財富將是我在今后的工作及學(xué)習(xí)中不斷努力的動力和源泉。藉此論文完成之際，謹(jǐn)向辛勤培育我的導(dǎo)師王成義副教授致以最崇高的敬意和最深摯的感謝。在論文的實現(xiàn)過程中，他也給予了我很多指導(dǎo)性建議，對我有很大的幫助和啟發(fā)。同時感謝我的同學(xué)以及文理大樓 405 實驗室的所有同學(xué)和師弟、師妹們，正是有了他們的幫助，才使得我的課題研究、實驗和論文撰寫能夠順利進(jìn)行，非常感謝他們的熱心幫助和大力支持。特別感謝給予我無限愛心的家人。他們在學(xué)業(yè)上給我鼓勵，在生活上給我關(guān)懷，在經(jīng)濟(jì)上給我支持，使我能夠順利完成學(xué)業(yè)。謹(jǐn)以此文獻(xiàn)給所有關(guān)心、愛護(hù)和幫助過我的人們！　附 錄電子信息科學(xué)與技術(shù) 于濤library IEEE。 use 。 use 。 entity control is port( clock,reset ,ready,pout: in std_logic。 instrReg : in bit16。 progCntrWr,progCntrRd ,addrRegWr,addrRegRd,outRegWr,outRegRd : out std_logic。 shiftSel : out t_shift。 aluSel : out t_alu。 pSel : out t_p。 opRegRd,opRegWr,instrWr,regRd,regWr ,rw,vma: out std_logic。 regSel : out t_reg )。 end control。 architecture rtl of control is signal current_state, next_state : state。 begin nxtstateproc: process( current_state, instrReg, pout,ready) begin progCntrWr = 39。039。 progCntrRd = 39。039。 addrRegWr = 39。039。 outRegWr = 39。039。 outRegRd = 39。039。 shiftSel = shftpass。 aluSel = alupass。 pSel = eq。 opRegRd = 39。039。 opRegWr = 39。039。 instrWr = 39。039。 regSel = 000。 regRd = 39。039。 regWr = 39。039。 rw = 39。039。 vma = 39。039。 case current_state is when reset1= aluSel=zero after 1 ns。 shiftSel=shftpass。 next_state=reset2。 when reset2 = aluSel=zero。 shiftSel=shftpass。 outRegWr=39。139。 next_state=reset3。 when reset3 = outRegRd=39。139。 next_state=reset4。 when reset4 = outRegRd=39。139。 addrRegRd=39。139。 progCntrWr=39。139。 addrRegWr=39。139。 next_state=reset5。 when reset5 = vma=39。139。 rw = 39。039。 next_state = reset6。 when reset6 = vma=39。139。 rw=39。039。 if ready = 39。139。 then instrWr=39。139。 next_state=execute。 else next_state = reset6。 end if。 when execute = case instrReg(15 downto 11) is 　when 00000 = next_state = incPc 。 nop when 00001 = regSel=instrReg(5 downto 3)。 regRd=39。139。 next_state=load2。 when 00010 = regSel=instrReg(2 downto 0)。 regRd=39。139。 next_state=store2。 store when 00011 = regSel=instrReg(5 downto 3)。 regRd=39。139。 aluSel=alupass。 shiftSel=shftpass。 next_state=move2。 when 00100 = progtrRd=39。139。 alusel=inc。 shiftsel=shftpass。 next_state=loadI2。 when 00101 = progtrRd=39。139。 alusel=inc。 shiftsel=shftpass。 next_state=braI2。 when 00110 = regSel=instrReg(5 downto 3)。 regRd=39。139。 next_state=bgtI2。BranchGTImm when 00111 = regSel=instrReg(2 downto 0)。 regRd=39。139。 alusel=inc。 shiftsel=shftpass。 next_state=inc2。 when others =next_state = incPc。 end case。 when load2 = regSel = instrReg(5 downto 3)。 regRd = 39。139。 addrregWr = 39。139。 next_state = load3。 when load3 = vma = 39。139。 rw = 39。039。 next_state = load4。 when load4 = vma = 39。139。 rw = 39。039。 regSel = instrReg(2 downto 0)。 regWr = 39。139。 next_state = incPc。 when store2 = regSel = instrReg(2 downto 0)。 regRd = 39。139。 addrregWr = 39。139。 next_state = store3。 when store3 = regSel = instrReg(5 downto 3)。 regRd = 39。139。 next_state = store4。 when store4 = regSel = instrReg(5 downto 3)。 regRd = 39。139。 vma = 39。139。 rw = 39。139。 next_state = incPc。 when move2 = regSel = instrReg(5 downto 3)。 regRd = 39。139。aluSel = alupass。 shiftsel = shftpass。 outRegWr = 39。139。 next_state = move3。 when move3 = outRegRd = 39。139。 next_state = move4。 when move4 =outRegRd = 39。139。 regSel = instrReg(2 downto 0)。 regWr = 39。139。 next_state = incPc。 when loadI2 = progtrRd = 39。139。 alusel = inc。 shiftsel = shftpass。 outregWr = 39。139。 next_state = loadI3。 when loadI3 = outregRd = 39。139。 next_state = loadI4。 when loadI4 = outregRd = 39。139。 progtrWr=39。139。 addrregWr=39。139。 next_state=loadI5。 　when loadI5 = vma = 39。139。 rw = 39。039。 next_state = loadI6。 when loadI6 = vma = 39。139。 rw = 39。039。 if ready = 39。139。 then regSel = instrReg(2 downto 0)。 regWr = 39。139。 next_st