【正文】 th1。 else countl1=countl1+conv_unsigned(1,1)。 end if。 end if。 end if。 end if。 end if。 if ec=11and ec_e=39。139。then counth1=unsigned(load_i)。 end if。 when others=null。 end case。 end if。 end if。 end process。 end block c。 end bev。 ALU 模塊代碼 addsub library ieee。 use 。 entity addsub is port (opa_i : in std_logic_vector(7 downto 0)。 opb_i : in std_logic_vector(7 downto 0)。 cy_i : in std_logic。 addsub_i : in std_logic。 ov_o : out std_logic。 30 rslt_o : out std_logic_vector(7 downto 0)。 cy_o : out std_logic_vector(1 downto 0))。 end addsub。 architecture rtl of addsub is begin process(opa_i,opb_i,cy_i,addsub_i) variable s_c :std_logic_vector(7 downto 0)。 variable p :std_logic_vector(8 downto 1)。 variable g :std_logic_vector(8 downto 1)。 variable c: std_logic_vector(8 downto 0)。 begin if addsub_i=39。139。then adder p:=opa_i xor opb_i。 g:=opa_i and opb_i。 c(0):=cy_i。 c(1):=g(1)or(p(1)and c(0))。 c(2):=g(2)or(p(2)and g(1))or(p(2)and p(1)and c(0))。 c(3):=g(3)or(p(3)and g(2))or(p(3)and p(2)and g(1))or(p(3)and p(2) and p(1)and c(0))。 c(4):=g(4)or(p(4)and g(3))or(p(4)and p(3)and g(2))or(p(4)and p(3) and p(2)and g(1))or(p(4)and p(3)and p(2)and p(1)and c(0))。 c(5):=g(5)or(p(5)and g(4))or(p(5)and p(4)and g(3))or(p(5)and p(4) and p(3)and g(2))or(p(5)and p(4)and p(3)and p(2)and g(1))or(p(5)and p(4) and p(3)and p(2)and p(1)and c(0))。 c(6):=g(6)or(p(6)and g(5))or(p(6)and p(5)and g(4))or(p(6)and p(5) and p(4)and g(3))or(p(6)and p(5)and p(4)and p(3)and g(2))or(p(6)and p(5) and p(4)and p(3)and p(2)and g(1))or(p(6)and p(5)and p(4)and p(3)and p(2) and p(1)and c(0))。 c(7):=g(7)or(p(7)and g(6))or(p(7)and p(6)and 31 g(5))or(p(7)and p(6) and p(5)and g(4))or(p(7)and p(6)and p(5)and p(4)and g(3))or(p(7)and p(6) and p(5)and p(4)and p(3)and g(2))or(p(7)and p(6)and p(5)and p(4)and p(3) and p(2)and g(1))or(p(7)and p(6)and p(5)and p(4)and p(3)and p(2)and p(1) and c(0))。 c(8):=g(8)or(p(8)and g(7))or(p(8)and p(7)and g(6))or(p(8)and p(7) and p(6)and g(5))or(p(8)and p(7)and p(6)and p(5)and g(4))or(p(8)and p(7) and p(6)and p(5)and p(4)and g(3))or(p(8)and p(7)and p(6)and p(5)and p(4) and p(3)and g(2))or(p(8)and p(7)and p(6)and p(5)and p(4)and p(3)and p(2) and g(1))or(p(8)and p(7)and p(6)and p(5)and p(4)and p(3)and p(2)and p(1) and c(0))。 ov_o=(c(8)xor c(7))。 cy_o=c(8)amp。c(4)。 s_c :=p xor c(7 downto 0)。 else p:=opa_i xor(not opb_i)。subtractor g:=opa_i and(not opb_i)。 c(0):=not cy_i。 c(1):=g(1)or(p(1)and c(0))。 c(2):=g(2)or(p(2)and g(1))or(p(2)and p(1)and c(0))。 c(3):=g(3)or(p(3)and g(2))or(p(3)and p(2)and p(3)and p(2)and p(1) and c(0))。 ov_o=((not c(8))xor(not c(7)))。 cy_o=(not c(8))amp。(not c(4))。 32 s_c:=p xor c(7 downto 0)。 end if。 rslt_o=s_c。 end process。 end rtl。 mul library ieee。 use 。 use 。 entity mul is port (mula:in std_logic_vector(7 downto 0)。 mulb:in std_logic_vector(7 downto 0)。 product_o:out std_logic_vector(15 downto 0))。 end mul。 architecture rtl of mul is begin process(mula,mulb) variable v_dout:std_logic_vector(8 downto 0)。 variable v_d:std_logic_vector(8 downto 0)。 variable v_c:std_logic_vector(16 downto 0)。 begin v_c:=00000000000000000。 v_dout:=39。039。amp。mula。 multiply:for i in 0 to 7 loop if mulb(i)=39。139。then v_d:=v_dout+v_c(16 downto 8)。 else v_d:=v_c(16 downto 8)。 end if。 v_c(6 downto 0):=v_c(7 downto 1)。 v_c(16 downto 7):=39。039。amp。v_d。 end loop。 product_o=v_c(15 downto 0)。 rmndr_o=std_logic_vector(v_dffrnc)。 qutnt_o=std_logic_vector(v_qutnt)。 end process p_divide。 end rtl。 33 adjust library ieee。 use 。 use 。 entity adjust is port(data_i:in std_logic_vector(7 downto 0)。 cy_i:in std_logic_vector(1 downto 0)。 data_o:out std_logic_vector(7 downto 0)。 cy_o:out std_logic)。 end adjust。 architecture rtl of adjust is begin process(data_i,cy_i) variable v_cy:std_logic_vector(1 downto 0)。 variable v_nxtcy:std_logic。 variable v_tmpda:unsigned(8 downto 0)。 variable v_tmpda1:unsigned(4 downto 0)。 variable v_pvl:unsigned(3 downto 0)。 begin v_tmpda(7 downto 0):=unsigned(data_i)。 v_tmpda(8):=39。039。 v_cy:=cy_i。 v_nxtcy:=39。039。 for i in 0 to 1 loop if 7i*4=4 then v_pvl:=conv_unsigned(0,4)。 v_pvl(7i*4 downto 0):=v_tmpda(7 downto i*4)。 if(v_cy(i)=39。139。)or(v_pvlconv_unsigned(9,4))then v_tmpda(8 downto i*4):=v_tmpda(7 downto i*4)+ conv_unsigned(6,v_tmpda(8 downto i*4)39。LENGTH)。 end if。 v_cy(i):=v_tmpda(8)or v_cy(i)。 else v_pvl:=v_tmpda(i*4+3 downto i*4)。 v_tmpda1:=conv_unsigned(0,5)。 if(v_cy(i)=39。139。)or(v_pvlconv_unsigned(9,4))then for j in i to 1 loop if 7j*4+3 then v_tmpda1:=v_tmpda(j*4+3 downto j*4)+conv_unsigned(6,5)。 34 v_nxtcy:=v_tmpda1(4)。 v_tmpda(j*4+3 downto j*4):=v_tmpda1(3 downto 0)。 v_cy(j):=v_tmpda1(4)or v_cy(j)。 else v_tmpda(8 downto j*4):=v_tmpda(7 downto j*4)+ conv_unsigned(v_nxtcy,v_tmpda(8downto j*4)39。LENGTH)。 v_cy(j):=v_tmpda(8)or v_cy(j)。 end if。 end loop。j end if。 end if。 end loop。i cy_o=v_cy(v_cy39。HIGH)。 data_o=std_logic_vector(v_tmpda(7 downto 0))。 end p