基于fpga的音樂播放器的設(shè)計-資料下載頁
2025-06-20 02:20本頁面
【正文】 beginprocess(clkin_25Mh)進程，由clk這個信號啟動 begin if rising_edge(clkin_25Mh) then 上升沿驅(qū)動，還有另一種寫法，見其他例程 if countduty then clkout_4khz=39。039。 count=count+1。 elsif countperiod1 then clkout_4khz=39。139。 count=count+1。 else count=0。 end if。 end if。end process。end div6分配器**************庫定義、 包定義********************library IEEE。use 。use 。use 。**************實體定義********************Entity clk4khz_4hz isgeneric(duty:integer:=500 )。類屬參數(shù)說明語句 端口說明 port(clkin_4khz : in std_logic。時鐘輸入 clkout_4hz : out std_logic分頻輸出 )。end clk4khz_4hz。**************構(gòu)造體定義********************Architecture div1000 of clk4khz_4hz is constant period : integer:=1000。常數(shù)定義，分頻數(shù) signal count : integer range 0 to period1。信號定義，計數(shù)作用 beginprocess(clkin_4khz)進程，由clk這個信號啟動 begin if rising_edge(clkin_4khz) then 上升沿驅(qū)動，還有另一種寫法，見其他例程 if countduty then clkout_4hz=39。039。 count=count+1。 elsif countperiod1 then clkout_4hz=39。139。 count=count+1。 else count=0。 end if。 end if。end process。end div1000。由于分頻程序過于簡單且分頻后結(jié)果單一，就不再進行波形仿真。程序如下：Library ieee。Use 。Entity songer is Port( clk25mhz : in std_logic。 Clk4hz: in std_logic。 Code :out std_logic_vector(3 downto 0) 。 High : out std_logic。 yinyueout : out std_logic)。End。Architecture one of songer is Component notetabs Port( clk : in std_logic。 Toneindex : out std_logic_vector(3 downto 0))。 End ponent。 Component tonetaba Port( index : in std_logic_vector(3 downto 0)。 Code : out std_logic_vector(3 downto 0)。 High : out std_logic。 Tone : out std_logic_vector(10 downto 0))。 End ponent。 Component t16 Port( clk : in std_logic。 cout : out std_logic )。 End ponent。 Component pulse Port( clk : in std_logic。 d : in std_logic_vector(10 downto 0)。 fout : out std_logic )。 End ponent。 Signal tin : std_logic_vector(3 downto 0)。 Signal to1: std_logic_vector(10 downto 0)。 Signal clkspeakera: std_logic。 BeginU1 : notetabs port map( clk=clk4hz,toneindex=tin)。U2 : tonetaba port map( index=tin,tone=to1,code=code,high=high)。U3 : t16 port map(clk=clk25mhz,cout=clkspeakera)。U4 : pulse port map( clk=clkspeakera,d=to1,fout=yinyueout)。End。將所編寫的頂層文件程序設(shè)為當(dāng)前工程，選用FLEX10K中的EPF10K10LC844為目標芯片對程序進行編譯，仿真和元件例化。元件例化的圖如下：圖26 頂層文件的元件例化圖第三章 結(jié)論本文介紹了基于FPGA的音樂硬件演奏電路的設(shè)計，實現(xiàn)了一個樂曲播放器，樂曲演奏器的設(shè)計經(jīng)過了整體分析、模塊化分析、整體與模塊的仿真分析這樣三個步驟，硬件實現(xiàn)了循環(huán)演奏以及數(shù)碼管顯示樂譜的功能，描述了其工作原理、設(shè)計思路及實現(xiàn)方法，并在MAX+PLUSП上選用目標芯片仿真實現(xiàn)了音樂硬件演奏電路的功能。實踐證明:采用FPGA設(shè)計實現(xiàn)音樂硬件演奏電路的可行性和可靠性，而且更改樂曲容易，可根據(jù)需要修改ROM中的音符數(shù)據(jù)文件，從而使電路實現(xiàn)任一曲子的播放。這種基于FPGA的音樂硬件演奏電路的設(shè)計與實現(xiàn)，不僅通過VHDL層次化和模塊化設(shè)計方法，同時采用數(shù)控分頻和定制LPMROM的設(shè)計思想，更好的優(yōu)化了樂曲演奏數(shù)字電路的設(shè)計，在此基礎(chǔ)上不必變化頂層文件架構(gòu)可隨意變更樂曲，有效縮短了產(chǎn)品開發(fā)周期、減少了設(shè)計芯片的數(shù)量、降低了功耗、提高了設(shè)計的靈活性、可靠性和可擴展性本次設(shè)計可以說達到了設(shè)計要求，但尚有需要改進的地方。隨著樂譜的復(fù)雜程度加大，如果依然在音調(diào)發(fā)生器的程序中通過時鐘計數(shù)來決定音符的輸出，會加大編程的繁雜度，這時一個很好的解決辦法就是把將要演奏的樂譜存放在人為開辟的存儲空間里，這樣只需要在相應(yīng)地址中讀出音符即可。
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