【正文】 輯。，根據(jù)真值表，判斷電路實現(xiàn)的邏輯功能。答案：根據(jù)真值表分析可知，電路實現(xiàn)的是 OUT=ABC的功能。第8章 動態(tài)邏輯電路一、填空1．對于一般的動態(tài)邏輯電路，邏輯部分由輸出低電平的 網(wǎng)組成，輸出信號與電源之間插入了柵控制極為時鐘信號的 ,邏輯網(wǎng)與地之間插入了柵控制極為時鐘信號的 。答案： NMOS, PMOS, NOMS，在評估階段：對PDN網(wǎng)只允許有 跳變，對 PUN網(wǎng)只允許有 跳變，PDN與PDN相連或PUN與PUN相連時中間應接入 。答案：0 174。 1， 1 174。 0 ， 反相器二、解答題1. 分析電路，已知靜態(tài)反向器的預充電時間，賦值時間和傳輸延遲都為 T/2。說明當輸入產(chǎn)生一個 01 轉(zhuǎn)換時會發(fā)生什么問題? 當 10 轉(zhuǎn)換時會如何? 如果這樣，描述會發(fā)生什么并在電路的某處插入一個反向器修正這個問題。答案：如果輸入產(chǎn)生一個 10 轉(zhuǎn)換時不存在問題，只要當賦值階段開始時輸入是穩(wěn)定的。然而，如果輸入產(chǎn)生一個01轉(zhuǎn)換，Out1 將開始預充電到1，而在賦值階段開始以后一段時間變?yōu)?。在我們的例子中這個時間為T/2。 這能夠使下一個PDN在Out1變低前將Out2拉低，并且在Out2中引起誤差。要解決這個問題，在PDN產(chǎn)生Out2 前插入這個反向器。，電路規(guī)模，速度3方面分析下面2電路的相同點和不同點。從而說明CMOS動態(tài)組合邏輯電路的特點。 圖A 圖B答案：圖A是CMOS靜態(tài)邏輯電路。圖B是CMOS動態(tài)邏輯電路。2電路完成的均是NAND的邏輯功能。圖B的邏輯部分電路使用了2個MOS管，圖A使用了4個MOS管，由此可以看出動態(tài)組合邏輯電路的規(guī)模為靜態(tài)電路的一半。圖B的邏輯功能部分全部使用NMOS管，圖A即使用NMOS也使用PMOS，由于NMOS的速度高于PMOS，說明動態(tài)組合邏輯電路的速度高于靜態(tài)電路。，指出它完成的邏輯功能，說明它和一般動態(tài)組合邏輯電路的不同,說明其特點。答案：該電路可以完成OUT=AB的與邏輯。與一般動態(tài)組合邏輯電路相比，它增加了一個MOS管Mkp,這個MOS管起到了電荷保持電路的作用，解決了一般動態(tài)組合邏輯電路存在的電荷泄漏的問題。4. 分析下面的電路，指出它完成的邏輯功能，說明它和一般動態(tài)組合邏輯電路的不同,分析它的工作原理。答案：該電路可以完成NAND邏輯。與一般動態(tài)組合邏輯電路相比，它增加了一個MOS管Mkp，它可以解決一般動態(tài)組合邏輯電路存在的電荷分配的問題。對于一般的動態(tài)組合邏輯電路，在評估階段，A=“H” B=“L”, 電荷被OUT處和A處的電荷分配，整體的閾值下降，可能導致OUT的輸出錯誤。該電路增加了一個MOS管Mkp，在預充電階段，Mkp導通，對C點充電到Vdd。在評估階段，Mkp截至，不影響電路的正常輸出。，以及他們產(chǎn)生的原因和解決的方法。答案：動態(tài)組合邏輯電路中存在的常見的三種問題是電荷泄漏，電荷分配和時鐘饋通。電荷泄漏產(chǎn)生的原因是與輸出相連的MOS管的漏電流，導致輸出的電壓下降，可能造成輸出電壓的跳變，形成錯誤。解決辦法是在電路中接入電荷保持電路，將輸出拉回到高電平。電荷分配產(chǎn)生的原因是電路中某些節(jié)點導通時各處存在的電容之間電荷的再分配，會導致電路閾值下降，影響輸入結(jié)果。解決辦法是在電路中對中間節(jié)點進行預充電。時鐘饋通產(chǎn)生的原因是預充電時時鐘輸入和動態(tài)輸出節(jié)點的電容耦合引起的。它會導致COMS出現(xiàn)閂鎖，影響輸出結(jié)果。解決辦法是在設計和布置動態(tài)電路版圖時減少電容耦合情況的發(fā)生。6. 分析下列電路的工作原理，畫出輸出端OUT的波形。 答案：，說明動態(tài)組合邏輯電路的工作原理。答案：動態(tài)組合邏輯電路由輸出信號與電源之間插入的時鐘信號PMOS,NMOS邏輯網(wǎng)和邏輯網(wǎng)與地之間插入的時鐘信號NMOS組成。當時鐘信號為低電平時，PMOS導通，OUT被拉置高電平。此時電路處于預充電階段。當時鐘信號為低電平時，PMOS截至，電路與VDD的直接通路被切斷。這時NOMS導通，當邏輯網(wǎng)處于特定邏輯時，電路輸出OUT被接到地，輸出低電平。否則，輸出OUT仍保持原狀態(tài)高電平不變。例如此電路，NMOS網(wǎng)構(gòu)成邏輯網(wǎng)中A與C,或B與C同時導通時，可以構(gòu)成輸出OUT到地的通路，將輸出置為低電平。第9章 觸發(fā)器1.2.3.4. 第三題的答案 把NMOS改成串聯(lián) PMOS改成并聯(lián)既可5. 或非門6. 與非門7. 有 高電平閾值損失 第一種加PMOS 第二種加電荷保持電路8. 沒有9. 有 低電平閾值損失 第一種加NMOS 第二種加電荷保持電路10. 答案關鍵在于 說明了 兩反相器尺寸不同 大反相器 在發(fā)生變化的時候會強制寫入11. 答案關鍵在于說明是正反饋的存儲機理12. 區(qū)別在于 動態(tài)存儲需要 頻繁的刷新 但是結(jié)構(gòu)相對簡單 集成度高。13. 靜態(tài)存儲器一般采用 正反饋的存儲機理 而動態(tài)存儲一般采用基于電荷的存儲機理14. 關鍵答出靜態(tài)存儲 正反饋存儲機理15. 關鍵答出動態(tài)存儲 基于電荷存儲機理16. 關鍵答出 鎖存器 電平靈敏 觸發(fā)器 邊緣靈敏17. 省略18. 在時鐘沿到來之前數(shù)據(jù)輸入端必須保持穩(wěn)定的時間19. 在時鐘沿到來之后數(shù)據(jù)輸入端必須保持穩(wěn)定的時間20. 時鐘沿與輸出端之間的延遲21.22. 非理想時鐘所帶來的時鐘傾斜是根源（答對意思就給分）23.24. P管和N管的尺寸之比25.電壓傳輸特性曲線VTC類似于磁滯回線 對變化緩慢的輸入信號輸出信號能快速響應 施密特觸發(fā)器可以抑制噪聲26.反相器的閾值取決于P管和N管的尺寸之比。Vout為0時，相當于M4與M2并聯(lián)，為1時，相當于M3與M1并聯(lián)，從而相當于改變了兩管尺寸之比第10章 邏輯功能部件1.2.3. 見課件：CO=AB+BCi+ACiS=CO(A+B+Ci)+ABCi5. 答案：tadder = (N1)tcarry + tsum減少延遲的方法： 連接Cin的管子盡可能放在靠近門的輸出端；在這一加法器的進位鏈中可以利用加法器的反向特性來消除反向門。6. 答案：7. 答案：當sh0為高電平時，B3B2B1B0傳輸?shù)男盘枮锳3A2A1A0；當sh1為高電平時，B3B2B1B0傳輸?shù)男盘枮锳3A3A2A1；當sh2為高電平時，B3B2B1B0傳輸?shù)男盘枮锳3A3A3A2；當sh3為高電平時，B3B2B1B0傳輸?shù)男盘枮锳3A3A3A38. 答案：當sh1為低電平時，B3B2B1B0傳輸?shù)男盘枮锳3A2A1A0；當sh1為高電平時，B3B2B1B0傳輸?shù)男盘枮?A3A3A2；當sh2為低電平時，B3B2B1B0傳輸?shù)男盘枮锳3A2A1A0；當sh2為高電平時，B3B2B1B0傳輸?shù)男盘枮?*A3A2；當sh4為低電平時，B3B2B1B0傳輸?shù)男盘枮锳3A2A1A0；當sh4為高電平時，B3B2B1B0傳輸?shù)男盘枮?***第11章 存儲器一、填空1．可以把一個4Mb的SRAM設計成[Hirose90]由32塊組成的結(jié)構(gòu)，每一塊含有128Kb，由1024行和　　　　列的陣列構(gòu)成。行地址（X）、列地址（Y）、和塊地址（Z）分別為　　　　、　　　　、　　　　位寬。答案： 128, 10, 7, 5。128Kb=　128　1024b, 2X=1024，2Y=128，2Z=32，==》 X=10，Y=7，Z=5。2．對一個512512的NOR　MOS，假設平均有50%的輸出是低電平，()，則總靜態(tài)功耗為　　　　　　，就從計算得到的功耗看，這個電路設計的　　　　（“好”或“差”）。答案：　，差?？傡o態(tài)功耗為(512/2)=，這樣的功耗在集成電路設計中與期望相差甚遠，所以這個電路設計不好。，存儲器由　　　　　　、　　　　　　　　和　　　　　　　　三部分組成。答案： 存儲陣列；地址譯碼器（行和列地址譯碼器）；讀寫電路 4．半導體存儲器按功能可分為： 和 ；非揮發(fā)存儲器有 、 和 ；答案： RAM ，ROM；EPROM ，E2PROM ，F(xiàn)LASH二、解答題1．確定圖1中ROM中存放地址0，1，2和3處和數(shù)據(jù)值。并以字線WL[0]為例，說明原理。圖1 一個44的 OR ROM答案： （0）：0100；（1）：1001；（2）：0101；（3）：0000；工作原理：此電路工作時，四條字線只允許其中一條有效為高電平。以WL[0]為例，WL[0]有效，即其為高電平時，由于字線WL[0]與位線BL[0]之間不存在任何實際的連接，所以BL[0]的值為低電平而與WL[0]的值無關。再看位線BL[1]，因為與BL[1]相連的NMOS管已處于導通狀態(tài)，所以位線BL[1]被上拉為VDDVTn，結(jié)果在位線BL[1]上形成了一個1。位線BL[2]和BL[3]與BL[0]相同。2．畫一個22的MOS OR型 ROM單元陣列，要求地址0，1中存儲的數(shù)據(jù)值分別為01和00。并簡述工作原理。答案： 一個22的MOS OR型 ROM單元陣列如下圖：工作原理：此電路工作時，兩條字線只允許其中一條有效為高電平。以WL[0]為例，WL[0]有效，即為高電平時，由于字線WL[0]與位線BL[0]之間不存在任何實際的連接，所以BL[0]的值為低電平而與WL[0]的值無關。再看位線BL[1]，因為與BL[1]相連的NMOS管已處于導通狀態(tài)，所以位線BL[1]被上拉為VDDVTn，結(jié)果在位線BL[1]上形成了一個1。3. 確定圖2中ROM中存放地址0，1，2和3處的數(shù)據(jù)值。并簡述工作原理。圖2 一個44的 NOR ROMAnswer:（0）1011； （1）0110；（2）1010；（0）1111； 工作原理：此電路工作要求把位線通過電阻接到電源電壓上，或者說輸出的默認值必須是1。因此，在WL和BL之間沒有晶體管意味著存放1。0單元通過在位線和地之間連接一個MOS器件來實現(xiàn)。在字線上加一高電平使該器件導通，從而把位線下位至GND。4．畫一個22的MOS NOR型 ROM單元陣列，要求地址0，1中存儲的數(shù)據(jù)值分別為01和01。并簡述工作原理。Answer: 一個22的MOS NOR型 ROM單元陣列如下圖：工作原理：此電路工作要求把位線通過電阻接到電源電壓上，或者說輸出的默認值必須是1。因此，在WL和BL之間沒有晶體管意味著存放1。0單元通過在位線和地之間連接一個MOS器件來實現(xiàn)。在字線上加一高電平使該器件導通，從而把位線下位至GND。5．如圖3為一個44的 NOR ROM， CMOS工藝實現(xiàn),()。這相當于字線擺為1V。NMOS尺寸取(W/L)=4/2。圖3 一個44的 NOR ROM答案： PMOS和NMOS在以上的偏置條件下速度達到飽和,由此可以確定對=，=，得到PMOS/ ,即所求的PMOS器件的尺寸=.6. 確定圖4中ROM中存放地址0，1，2和3處和數(shù)據(jù)值。并簡述工作原理。圖4 一個44的 NAND ROM答案：（0）0100； （1）1001；（2）0101；（0）0000； 工作原理：此電路的一個基本特性是在下拉鏈中的所有晶體管都必須全部導通才能產(chǎn)生一個低電平值。字線必須以負邏輯模式工作。字線默認為高電平1，被選中行的字線置0，因此未被選中行的晶體管都導通。如果行線和字線的交叉處不存在任何晶體管，由于串聯(lián)鏈上所有其它的晶體管都被選上，所以輸出被下拉，因此該處存儲的值是0。反之，如果交叉處存在一晶體管，當相關的字線被置于低電平時這個晶體管不導通，這會導致輸出高電平，相當于讀取1。7．畫一個22的MOS NAND型 ROM單元陣列，要求地址0，1中存儲的數(shù)據(jù)值分別為10和10。并簡述工作原理。答案：一個22的 NAND ROM 工作原理：此電路的一個基本特性是在下拉鏈中的所有晶體管都必須全部導通才能產(chǎn)生一個低電平值。字線必須以負邏輯模式工作。字線默認為高電平1，被選中行的字線置0，因此未被選中行的晶體管都導通。