【正文】 輯。，根據(jù)真值表，判斷電路實(shí)現(xiàn)的邏輯功能。答案：根據(jù)真值表分析可知，電路實(shí)現(xiàn)的是 OUT=ABC的功能。第8章 動(dòng)態(tài)邏輯電路一、填空1．對(duì)于一般的動(dòng)態(tài)邏輯電路，邏輯部分由輸出低電平的 網(wǎng)組成，輸出信號(hào)與電源之間插入了柵控制極為時(shí)鐘信號(hào)的 ,邏輯網(wǎng)與地之間插入了柵控制極為時(shí)鐘信號(hào)的 。答案： NMOS, PMOS, NOMS，在評(píng)估階段：對(duì)PDN網(wǎng)只允許有 跳變，對(duì) PUN網(wǎng)只允許有 跳變，PDN與PDN相連或PUN與PUN相連時(shí)中間應(yīng)接入 。答案：0 174。 1， 1 174。 0 ， 反相器二、解答題1. 分析電路，已知靜態(tài)反向器的預(yù)充電時(shí)間，賦值時(shí)間和傳輸延遲都為 T/2。說明當(dāng)輸入產(chǎn)生一個(gè) 01 轉(zhuǎn)換時(shí)會(huì)發(fā)生什么問題? 當(dāng) 10 轉(zhuǎn)換時(shí)會(huì)如何? 如果這樣，描述會(huì)發(fā)生什么并在電路的某處插入一個(gè)反向器修正這個(gè)問題。答案：如果輸入產(chǎn)生一個(gè) 10 轉(zhuǎn)換時(shí)不存在問題，只要當(dāng)賦值階段開始時(shí)輸入是穩(wěn)定的。然而，如果輸入產(chǎn)生一個(gè)01轉(zhuǎn)換，Out1 將開始預(yù)充電到1，而在賦值階段開始以后一段時(shí)間變?yōu)?。在我們的例子中這個(gè)時(shí)間為T/2。 這能夠使下一個(gè)PDN在Out1變低前將Out2拉低，并且在Out2中引起誤差。要解決這個(gè)問題，在PDN產(chǎn)生Out2 前插入這個(gè)反向器。，電路規(guī)模，速度3方面分析下面2電路的相同點(diǎn)和不同點(diǎn)。從而說明CMOS動(dòng)態(tài)組合邏輯電路的特點(diǎn)。 圖A 圖B答案：圖A是CMOS靜態(tài)邏輯電路。圖B是CMOS動(dòng)態(tài)邏輯電路。2電路完成的均是NAND的邏輯功能。圖B的邏輯部分電路使用了2個(gè)MOS管，圖A使用了4個(gè)MOS管，由此可以看出動(dòng)態(tài)組合邏輯電路的規(guī)模為靜態(tài)電路的一半。圖B的邏輯功能部分全部使用NMOS管，圖A即使用NMOS也使用PMOS，由于NMOS的速度高于PMOS，說明動(dòng)態(tài)組合邏輯電路的速度高于靜態(tài)電路。，指出它完成的邏輯功能，說明它和一般動(dòng)態(tài)組合邏輯電路的不同,說明其特點(diǎn)。答案：該電路可以完成OUT=AB的與邏輯。與一般動(dòng)態(tài)組合邏輯電路相比，它增加了一個(gè)MOS管Mkp,這個(gè)MOS管起到了電荷保持電路的作用，解決了一般動(dòng)態(tài)組合邏輯電路存在的電荷泄漏的問題。4. 分析下面的電路，指出它完成的邏輯功能，說明它和一般動(dòng)態(tài)組合邏輯電路的不同,分析它的工作原理。答案：該電路可以完成NAND邏輯。與一般動(dòng)態(tài)組合邏輯電路相比，它增加了一個(gè)MOS管Mkp，它可以解決一般動(dòng)態(tài)組合邏輯電路存在的電荷分配的問題。對(duì)于一般的動(dòng)態(tài)組合邏輯電路，在評(píng)估階段，A=“H” B=“L”, 電荷被OUT處和A處的電荷分配，整體的閾值下降，可能導(dǎo)致OUT的輸出錯(cuò)誤。該電路增加了一個(gè)MOS管Mkp，在預(yù)充電階段，Mkp導(dǎo)通，對(duì)C點(diǎn)充電到Vdd。在評(píng)估階段，Mkp截至，不影響電路的正常輸出。，以及他們產(chǎn)生的原因和解決的方法。答案：動(dòng)態(tài)組合邏輯電路中存在的常見的三種問題是電荷泄漏，電荷分配和時(shí)鐘饋通。電荷泄漏產(chǎn)生的原因是與輸出相連的MOS管的漏電流，導(dǎo)致輸出的電壓下降，可能造成輸出電壓的跳變，形成錯(cuò)誤。解決辦法是在電路中接入電荷保持電路，將輸出拉回到高電平。電荷分配產(chǎn)生的原因是電路中某些節(jié)點(diǎn)導(dǎo)通時(shí)各處存在的電容之間電荷的再分配，會(huì)導(dǎo)致電路閾值下降，影響輸入結(jié)果。解決辦法是在電路中對(duì)中間節(jié)點(diǎn)進(jìn)行預(yù)充電。時(shí)鐘饋通產(chǎn)生的原因是預(yù)充電時(shí)時(shí)鐘輸入和動(dòng)態(tài)輸出節(jié)點(diǎn)的電容耦合引起的。它會(huì)導(dǎo)致COMS出現(xiàn)閂鎖，影響輸出結(jié)果。解決辦法是在設(shè)計(jì)和布置動(dòng)態(tài)電路版圖時(shí)減少電容耦合情況的發(fā)生。6. 分析下列電路的工作原理，畫出輸出端OUT的波形。 答案：，說明動(dòng)態(tài)組合邏輯電路的工作原理。答案：動(dòng)態(tài)組合邏輯電路由輸出信號(hào)與電源之間插入的時(shí)鐘信號(hào)PMOS,NMOS邏輯網(wǎng)和邏輯網(wǎng)與地之間插入的時(shí)鐘信號(hào)NMOS組成。當(dāng)時(shí)鐘信號(hào)為低電平時(shí)，PMOS導(dǎo)通，OUT被拉置高電平。此時(shí)電路處于預(yù)充電階段。當(dāng)時(shí)鐘信號(hào)為低電平時(shí)，PMOS截至，電路與VDD的直接通路被切斷。這時(shí)NOMS導(dǎo)通，當(dāng)邏輯網(wǎng)處于特定邏輯時(shí)，電路輸出OUT被接到地，輸出低電平。否則，輸出OUT仍保持原狀態(tài)高電平不變。例如此電路，NMOS網(wǎng)構(gòu)成邏輯網(wǎng)中A與C,或B與C同時(shí)導(dǎo)通時(shí)，可以構(gòu)成輸出OUT到地的通路，將輸出置為低電平。第9章 觸發(fā)器1.2.3.4. 第三題的答案 把NMOS改成串聯(lián) PMOS改成并聯(lián)既可5. 或非門6. 與非門7. 有 高電平閾值損失 第一種加PMOS 第二種加電荷保持電路8. 沒有9. 有 低電平閾值損失 第一種加NMOS 第二種加電荷保持電路10. 答案關(guān)鍵在于 說明了 兩反相器尺寸不同 大反相器 在發(fā)生變化的時(shí)候會(huì)強(qiáng)制寫入11. 答案關(guān)鍵在于說明是正反饋的存儲(chǔ)機(jī)理12. 區(qū)別在于 動(dòng)態(tài)存儲(chǔ)需要 頻繁的刷新 但是結(jié)構(gòu)相對(duì)簡(jiǎn)單 集成度高。13. 靜態(tài)存儲(chǔ)器一般采用 正反饋的存儲(chǔ)機(jī)理 而動(dòng)態(tài)存儲(chǔ)一般采用基于電荷的存儲(chǔ)機(jī)理14. 關(guān)鍵答出靜態(tài)存儲(chǔ) 正反饋存儲(chǔ)機(jī)理15. 關(guān)鍵答出動(dòng)態(tài)存儲(chǔ) 基于電荷存儲(chǔ)機(jī)理16. 關(guān)鍵答出 鎖存器 電平靈敏 觸發(fā)器 邊緣靈敏17. 省略18. 在時(shí)鐘沿到來(lái)之前數(shù)據(jù)輸入端必須保持穩(wěn)定的時(shí)間19. 在時(shí)鐘沿到來(lái)之后數(shù)據(jù)輸入端必須保持穩(wěn)定的時(shí)間20. 時(shí)鐘沿與輸出端之間的延遲21.22. 非理想時(shí)鐘所帶來(lái)的時(shí)鐘傾斜是根源（答對(duì)意思就給分）23.24. P管和N管的尺寸之比25.電壓傳輸特性曲線VTC類似于磁滯回線 對(duì)變化緩慢的輸入信號(hào)輸出信號(hào)能快速響應(yīng) 施密特觸發(fā)器可以抑制噪聲26.反相器的閾值取決于P管和N管的尺寸之比。Vout為0時(shí)，相當(dāng)于M4與M2并聯(lián)，為1時(shí)，相當(dāng)于M3與M1并聯(lián)，從而相當(dāng)于改變了兩管尺寸之比第10章 邏輯功能部件1.2.3. 見課件：CO=AB+BCi+ACiS=CO(A+B+Ci)+ABCi5. 答案：tadder = (N1)tcarry + tsum減少延遲的方法： 連接Cin的管子盡可能放在靠近門的輸出端；在這一加法器的進(jìn)位鏈中可以利用加法器的反向特性來(lái)消除反向門。6. 答案：7. 答案：當(dāng)sh0為高電平時(shí)，B3B2B1B0傳輸?shù)男盘?hào)為A3A2A1A0；當(dāng)sh1為高電平時(shí)，B3B2B1B0傳輸?shù)男盘?hào)為A3A3A2A1；當(dāng)sh2為高電平時(shí)，B3B2B1B0傳輸?shù)男盘?hào)為A3A3A3A2；當(dāng)sh3為高電平時(shí)，B3B2B1B0傳輸?shù)男盘?hào)為A3A3A3A38. 答案：當(dāng)sh1為低電平時(shí)，B3B2B1B0傳輸?shù)男盘?hào)為A3A2A1A0；當(dāng)sh1為高電平時(shí)，B3B2B1B0傳輸?shù)男盘?hào)為*A3A3A2；當(dāng)sh2為低電平時(shí)，B3B2B1B0傳輸?shù)男盘?hào)為A3A2A1A0；當(dāng)sh2為高電平時(shí)，B3B2B1B0傳輸?shù)男盘?hào)為**A3A2；當(dāng)sh4為低電平時(shí)，B3B2B1B0傳輸?shù)男盘?hào)為A3A2A1A0；當(dāng)sh4為高電平時(shí)，B3B2B1B0傳輸?shù)男盘?hào)為****第11章 存儲(chǔ)器一、填空1．可以把一個(gè)4Mb的SRAM設(shè)計(jì)成[Hirose90]由32塊組成的結(jié)構(gòu)，每一塊含有128Kb，由1024行和　　　　列的陣列構(gòu)成。行地址（X）、列地址（Y）、和塊地址（Z）分別為　　　　、　　　　、　　　　位寬。答案： 128, 10, 7, 5。128Kb=　128　1024b, 2X=1024，2Y=128，2Z=32，==》 X=10，Y=7，Z=5。2．對(duì)一個(gè)512512的NOR　MOS，假設(shè)平均有50%的輸出是低電平，()，則總靜態(tài)功耗為　　　　　　，就從計(jì)算得到的功耗看，這個(gè)電路設(shè)計(jì)的　　　?。ā昂谩被颉安睢保?。答案：　，差?？傡o態(tài)功耗為(512/2)=，這樣的功耗在集成電路設(shè)計(jì)中與期望相差甚遠(yuǎn)，所以這個(gè)電路設(shè)計(jì)不好。，存儲(chǔ)器由　　　　　　、　　　　　　　　和　　　　　　　　三部分組成。答案： 存儲(chǔ)陣列；地址譯碼器（行和列地址譯碼器）；讀寫電路 4．半導(dǎo)體存儲(chǔ)器按功能可分為： 和 ；非揮發(fā)存儲(chǔ)器有 、 和 ；答案： RAM ，ROM；EPROM ，E2PROM ，F(xiàn)LASH二、解答題1．確定圖1中ROM中存放地址0，1，2和3處和數(shù)據(jù)值。并以字線WL[0]為例，說明原理。圖1 一個(gè)44的 OR ROM答案： （0）：0100；（1）：1001；（2）：0101；（3）：0000；工作原理：此電路工作時(shí)，四條字線只允許其中一條有效為高電平。以WL[0]為例，WL[0]有效，即其為高電平時(shí)，由于字線WL[0]與位線BL[0]之間不存在任何實(shí)際的連接，所以BL[0]的值為低電平而與WL[0]的值無(wú)關(guān)。再看位線BL[1]，因?yàn)榕cBL[1]相連的NMOS管已處于導(dǎo)通狀態(tài)，所以位線BL[1]被上拉為VDDVTn，結(jié)果在位線BL[1]上形成了一個(gè)1。位線BL[2]和BL[3]與BL[0]相同。2．畫一個(gè)22的MOS OR型 ROM單元陣列，要求地址0，1中存儲(chǔ)的數(shù)據(jù)值分別為01和00。并簡(jiǎn)述工作原理。答案： 一個(gè)22的MOS OR型 ROM單元陣列如下圖：工作原理：此電路工作時(shí)，兩條字線只允許其中一條有效為高電平。以WL[0]為例，WL[0]有效，即為高電平時(shí)，由于字線WL[0]與位線BL[0]之間不存在任何實(shí)際的連接，所以BL[0]的值為低電平而與WL[0]的值無(wú)關(guān)。再看位線BL[1]，因?yàn)榕cBL[1]相連的NMOS管已處于導(dǎo)通狀態(tài)，所以位線BL[1]被上拉為VDDVTn，結(jié)果在位線BL[1]上形成了一個(gè)1。3. 確定圖2中ROM中存放地址0，1，2和3處的數(shù)據(jù)值。并簡(jiǎn)述工作原理。圖2 一個(gè)44的 NOR ROMAnswer:（0）1011； （1）0110；（2）1010；（0）1111； 工作原理：此電路工作要求把位線通過電阻接到電源電壓上，或者說輸出的默認(rèn)值必須是1。因此，在WL和BL之間沒有晶體管意味著存放1。0單元通過在位線和地之間連接一個(gè)MOS器件來(lái)實(shí)現(xiàn)。在字線上加一高電平使該器件導(dǎo)通，從而把位線下位至GND。4．畫一個(gè)22的MOS NOR型 ROM單元陣列，要求地址0，1中存儲(chǔ)的數(shù)據(jù)值分別為01和01。并簡(jiǎn)述工作原理。Answer: 一個(gè)22的MOS NOR型 ROM單元陣列如下圖：工作原理：此電路工作要求把位線通過電阻接到電源電壓上，或者說輸出的默認(rèn)值必須是1。因此，在WL和BL之間沒有晶體管意味著存放1。0單元通過在位線和地之間連接一個(gè)MOS器件來(lái)實(shí)現(xiàn)。在字線上加一高電平使該器件導(dǎo)通，從而把位線下位至GND。5．如圖3為一個(gè)44的 NOR ROM， CMOS工藝實(shí)現(xiàn),()。這相當(dāng)于字線擺為1V。NMOS尺寸取(W/L)=4/2。圖3 一個(gè)44的 NOR ROM答案： PMOS和NMOS在以上的偏置條件下速度達(dá)到飽和,由此可以確定對(duì)=，=，得到PMOS/ ,即所求的PMOS器件的尺寸=.6. 確定圖4中ROM中存放地址0，1，2和3處和數(shù)據(jù)值。并簡(jiǎn)述工作原理。圖4 一個(gè)44的 NAND ROM答案：（0）0100； （1）1001；（2）0101；（0）0000； 工作原理：此電路的一個(gè)基本特性是在下拉鏈中的所有晶體管都必須全部導(dǎo)通才能產(chǎn)生一個(gè)低電平值。字線必須以負(fù)邏輯模式工作。字線默認(rèn)為高電平1，被選中行的字線置0，因此未被選中行的晶體管都導(dǎo)通。如果行線和字線的交叉處不存在任何晶體管，由于串聯(lián)鏈上所有其它的晶體管都被選上，所以輸出被下拉，因此該處存儲(chǔ)的值是0。反之，如果交叉處存在一晶體管，當(dāng)相關(guān)的字線被置于低電平時(shí)這個(gè)晶體管不導(dǎo)通，這會(huì)導(dǎo)致輸出高電平，相當(dāng)于讀取1。7．畫一個(gè)22的MOS NAND型 ROM單元陣列，要求地址0，1中存儲(chǔ)的數(shù)據(jù)值分別為10和10。并簡(jiǎn)述工作原理。答案：一個(gè)22的 NAND ROM 工作原理：此電路的一個(gè)基本特性是在下拉鏈中的所有晶體管都必須全部導(dǎo)通才能產(chǎn)生一個(gè)低電平值。字線必須以負(fù)邏輯模式工作。字線默認(rèn)為高電平1，被選中行的字線置0，因此未被選中行的晶體管都導(dǎo)通。