【正文】 sition), the capacitor DAC is adjusted via internal SAR logic until the voltage on Node A is 0, indicating that the sampled charge on the input capacitor is balanced out by the charge being output by the capacitor DAC. The final digital value contained in the SAR is then latched out as the result of the ADC conversion. Control of the SAR and timing of acquisition and sampling modes is handled automatically by builtin ADC control logic. Acquisition and conversion times are also fully configurable under user control.Note that whenever a new input channel is selected, a residual charge from the 32 pF sampling capacitor places a transient on the newly selected input. The signal source must be capable of recovering from this transient before the sampling switches go into hold mode. Delays can be inserted in software (between channel selection and conversion request) to account for input stage settling, but a hardware solution alleviates this burden from the software design task and ultimately results in a cleaner system implementation. One hardware solution is to choose a very fast settling op amp to drive each analog input. Such an opamp would need to fully settle from a small signal transient in less than 300 ns in order to guarantee adequate settling under all software configurations. A better solution, remended for use with any amplifier, is shown in Figure 31. Though at first glance the circuit in Figure 31 may look like a simple antialiasing filter, it actually serves no such purpose since its corner frequency is well above the Nyquist frequency, even at a 200 kHz sample rate. Though the R/C does help to reject some ining high frequency noise, its primary function is to ensure that the transient demands of the ADC input stage are met.It does so by providing a capacitive bank from which the 32 pF sampling capacitor can draw its charge. Its voltage does not change by more than one count (1/4096) of the 12bit transferfunction when the 32 pF charge from a previous channel is dumped onto it. A larger capacitor can be used if desired, but not a larger resistor (for reasons described below). The Schottky diodes in Figure 31 may be necessary to limit the voltage applied to the analog input pin per the Absolute Maximum Ratings. They are not necessary if the op amp is powered from the same supply as the part since in that case the op amp is unable to generate voltages above VDD or below ground. An op amp of some kind is necessary unless the signal source is very low impedance to begin with. DC leakage currents at the parts’ analog inputs can cause measurable dc errors with external source impedances as low as 100 ? or so. To ensure accurate ADC operation, keep the total source impedance at each analog input less than 61 ?. The Table 10 illustrates examples of how source impedance can affect dc accuracy.Aduc843的主要性能特點(diǎn)Aduc843是全集成的12/16位數(shù)據(jù)采集系統(tǒng)，它在單個芯片內(nèi)包含了高性能的自校準(zhǔn)多通道ADC，2個12位DAC以及可編程的8位MCU（與8052兼容）。片內(nèi)有62KB的閃速/電檫除程序存儲器、4KB的閃速/電檫除數(shù)據(jù)存儲器、2304B數(shù)據(jù)SRAM（支持可編程）以及與8052兼容的內(nèi)核。另外MCU支持的功能包括看門狗定時器、電源監(jiān)視器以及ADC DMA功能。電源監(jiān)視器以及ADC DMA功能。為多處理器接口和I/O擴(kuò)展提供了32條可編程的I/O線、與IC兼容的串行接口、SPI串行接口和標(biāo)準(zhǔn)UART串行接口I/O。MCU內(nèi)核和模擬轉(zhuǎn)換器二者均正常、空閑以及掉電工作模式，它提供了適合于低功率應(yīng)用的、靈活的電源管理方案。器材包括在工業(yè)溫度范圍內(nèi)用3V和5V電壓工作的兩種規(guī)格，有52引腳、塑料四方形扁平封裝形式（PQTP） 可供使用。主要功能1．模擬I/O8通道12位高精度ADC高速420 kSps高速ADC至RAM撲獲DMA控制器2個16位電壓輸出DAC片內(nèi)溫度傳感器2．存儲器62KB片內(nèi)閃速/電擦除程序存儲器4KB片內(nèi)閃速/電擦除數(shù)據(jù)存儲器2304B片內(nèi)數(shù)據(jù)RAM3．與8052兼容的內(nèi)核額定工作頻率 32kHZ3個16位定時器/計數(shù)器32條可編程的I/O線高電流驅(qū)動能力端口312個中斷源，2個優(yōu)先級4．電源4．5mA 核心（ CLK ＝ MHz）用3V和5電壓工作正常、空閑和掉電模式5．片內(nèi)外圍設(shè)備UART串行接口I/O與IC兼容的串行接口和SPI串行接口看門狗定時器電源監(jiān)視器ADuc843的功能方框圖如下： Aduc843/848 功能方框圖 引腳排列 ADuc843 的引腳排列如圖： Aduc843 芯片引腳圖存儲器組織與擴(kuò)張如所有與8052兼容的器件一樣，對于程序存儲器和數(shù)據(jù)存儲器，ADuc 843具有分開的地址空間，附加的B的閃速/電擦除數(shù)據(jù)存儲器可以使用。通過一組映射在特殊功能寄存器（SFR）區(qū)的控制寄存器，可間接訪問閃速/電擦除數(shù)據(jù)存儲器區(qū)。內(nèi)部數(shù)據(jù)存儲器的低128B映射如圖 所示。最低的32B分為4個區(qū)，每個區(qū)含8個寄存器，編號為R0~R7。寄存器上緊接的16B（128）構(gòu)成了位可尋址的寄存器空間快，位地址從00H~7FH。SFR空間映射到內(nèi)部數(shù)據(jù)存儲器空間的高128B。SFR區(qū)僅通過直接尋址來訪問，并提供CPU和所有片內(nèi)外圍設(shè)備之間的接口。表示經(jīng)SFR區(qū)域的ADuc843訪問模式的方框圖如下 ADuc843/848內(nèi)部數(shù)據(jù)存儲器的低128B62kb可重新編程非易失性閃速/電擦除程序存儲器 與8052兼容 的內(nèi)核2304 BRAM128 B特殊功能寄存器區(qū)4kb可重新編程非易失性閃速/電擦除程序存儲器雙通道∑△ADC其他片內(nèi)外圍設(shè)備溫度傳感器電流源 212B DAC 串行I/O 并行 I/O WDT PSM TIC PLL ADuc 843/848 訪問SFR模式特殊功能寄存器SFR除了程序記數(shù)器和4個通用寄存器區(qū)之外，所有的寄存器都駐留在特殊功能寄存器SFR區(qū)域內(nèi)。SFR寄存器包括控制配置以及數(shù)據(jù)寄存器，它們在CPU和片內(nèi)外圍設(shè)備設(shè)備之間提供接口。圖給出了全部SFR的存儲器映象圖以及復(fù)位SFR的內(nèi)容。圖中陰影部分表示的地址由兩部分組成：（1） NOT USED 表示未占用的SFR地址，SFR地址空間中未占用的地址是不實(shí)現(xiàn)的，既在該地址不存在寄存器。如果讀未占用的地址，那么將返回不確定的數(shù)值。（2）RESERVED 表示為片內(nèi)測試保留的SFR地址，且不應(yīng)當(dāng)被用戶軟件訪問。 SFR映象圖的說明： IE0 89H 0 IT 0 88H 0BITS TCON 88H 00H助記符SFR地址缺省值缺省值助記符SFR地址 SFR注譯① 其地址結(jié)束于00H或08H的SFR是位可尋址的；② 端口1的主要功能是模擬輸入口，因此，為了使能這些端口引腳的數(shù)字輔助功能，要把0寫的相應(yīng)的端口1SFR位；③ 上電時校準(zhǔn)系數(shù)預(yù)置到工廠校準(zhǔn)值。 特殊功能寄存器地址和復(fù)位值模擬接口ADuc843集成的A/D轉(zhuǎn)換塊包含了8通道12位單電源ADC。此模塊為用戶提供多通道多路轉(zhuǎn)化器和跟蹤/保持、片內(nèi)基準(zhǔn)及校準(zhǔn)特性。此模塊內(nèi)的所有部件能方便地通過3個寄存器SFR接口設(shè)置。該ADC由基準(zhǔn)電容DAC的常規(guī)逐次逼近轉(zhuǎn)換器組成。轉(zhuǎn)換器接收的模擬輸入范圍為0V~Vref引腳電壓。片內(nèi)提供高精度。內(nèi)部基準(zhǔn)可經(jīng)過外部Vref引腳驅(qū)動，外部基準(zhǔn)可在1V~AVDD引腳電壓范圍內(nèi)。ADuc843裝有工廠編程的校準(zhǔn)系數(shù)，它在上電時自動下載到ADC，以確保最佳的ADC性能。ADC核包括內(nèi)部失調(diào)和增益校準(zhǔn)寄存器，所提供的軟件校準(zhǔn)子系統(tǒng)，允許在需要時重寫工廠編程的校準(zhǔn)系數(shù)，以便使目標(biāo)系統(tǒng)中端點(diǎn)誤差的影響為最小。來自片內(nèi)溫度傳感器的電壓輸出正比于熱力學(xué)溫度。它在可經(jīng)前端ADC多路轉(zhuǎn)換器（實(shí)際是第9個ADC通道輸入）傳送如圖，這方便了溫度的測量。 模擬輸入的等效電路ADC的轉(zhuǎn)移函數(shù)ADC的模擬輸入最大范圍是0V~Vref引腳電壓。在此范圍內(nèi)，設(shè)計的代碼跳變發(fā)生在連續(xù)的整數(shù)LSB值的中間（即1/2LSB、3/2LSB、5/2LSB、….FS3/2LSB）。，輸出碼是直接的二進(jìn)制數(shù)。在0V~Vref引腳電壓范圍內(nèi)理想的輸入/輸出轉(zhuǎn)移特性如圖。 ADuc843/848 ADC轉(zhuǎn)化函數(shù)ADuc的輸入驅(qū)動ADC使用包括電荷采樣輸入極的逐次變換式結(jié)構(gòu)。模擬輸入部分的等效電路如圖 所示。開關(guān)的位子如圖 中定義的那樣，每次轉(zhuǎn)換分為2個階段。在取樣階段（SW1和SW2 在“TRACK”位置），對模擬輸入上的電壓成比例地輸入到取樣電容器；在轉(zhuǎn)換階段（SW1和SW2在“HOLD”位置），開關(guān)電容器DAC經(jīng)內(nèi)部的SAR邏輯調(diào)整，直到節(jié)點(diǎn)A上的電壓為0V，即開關(guān)電容器DAC的電容與輸入電容上采樣輸入的電荷相平衡。包含在SAR中的數(shù)字鎖存輸出，作為最終A/D轉(zhuǎn)換結(jié)果。SAR的控制、采樣方式和定時都是由內(nèi)置的ADC控制邏輯自動控制的。采樣和轉(zhuǎn)換時間也可完全控制。注意，無論什么時候，只要選擇了新的輸入通道，來自32pF取樣電容器的駐留電荷都產(chǎn)生瞬間的沖擊。在采樣開關(guān)切換到“HOLD”方式之前，信號源必須能消除這種瞬間的沖擊?？梢栽谲浖胁迦胙訒r，以使在通道選擇之后和轉(zhuǎn)換之前的信號穩(wěn)定下來。 但通過硬件設(shè)計可以減輕軟件設(shè)計的負(fù)擔(dān)。一種硬件解決方法是選擇非?？焖俚倪\(yùn)算放大器來驅(qū)動每個模擬輸入端。這樣的運(yùn)算放大器將要求在少于300ns的時間內(nèi)把信號穩(wěn)定下來