【導讀】1. 1. 1. 2. 5. 5. 6. 6. 6. 7. 7. 8. 8. 9. 9. 10. 10. 12. 13. 13. 14. 14. 15. 15. 16. 18. 18. 19. 20. 22. 24. 25. 27. 27. 27. 28. 29. 30. 30. 30. 31. 34. 35. 36. 38. 42. 45. 48. 51. 59. 63. 67. 71. 74. 78. 83. 87. 91. 97. 102. 107. 112. 115. 119. 120. 130. 135

　　

【正文】 visor) 設(shè)計空間管理器 (Design Space Explorer) 芯片編輯器 (Chip Editor) 時序分析 時序分析儀（ Timing Analyzer） 報告窗口 (Report Window) 技術(shù)映射查看器 (Technology Map Viewer) 仿真 仿真器（ Simulator） 波形編輯器 (Waveform Editor) 編程 匯編程序（ Assembler） 編程器 (Programmer) 轉(zhuǎn)換程序文件 (Convert Programming Files) EDA 實驗指導書 14 表 1 命令行可執(zhí)行文件 可執(zhí)行文件 應(yīng)用場合 功 能 quartus_map Analysisamp。Synthesis 建立工程，然后建立工程數(shù)據(jù)庫、綜合設(shè)計并對工程設(shè)計文件進行技術(shù)映射 quartus_fit Fitter 對設(shè)計進行布局布線。在運行 Fitter之前必須成功運行 Analysis amp。 Synthesis quartus_drc Design Assistant 根據(jù)一組設(shè)計規(guī)則檢查設(shè)計的可靠性。在為 HardCopy 器件件換設(shè)計之前， Design Assistant 非常有助于檢查可靠性。在運行 Design Assistant 之前必須成功運行Analysis amp。 Synthesis 或 Fitter quartus_tan Timing Analyzer 分析已實現(xiàn)電路的速度性能 .在運行 Timing Analyzer 之前必須成功運行 Fitter quartus_asm Assembler 為目標器件編程或配置建立一個或多個編程文件。運行 Assembler 前須成功運行Fitter quartus_eda EDA Netlist Writer 生成與其他 EDA 工具配合使用的網(wǎng)表文件和其他輸出文件。根據(jù)使用的選項，在運行 EDA Netlist Writer 之前，必須成功運行 Analysis amp。 Synthesis、 Fitter或者 Timing Analyzer quartus_cdb Compiler DatabaseInterface (包括 VQM Writer) 生成內(nèi)部網(wǎng)表文件，包括用于 Quartus II Compiler 數(shù)據(jù)庫的 VQM 文件，使它們可以用于反標和 LogicLock 功能，反標器件和資源分配以保持適配不變，方便今后的編譯還可以導入、導出版本兼容的數(shù)據(jù)庫，并合并分區(qū)。在運行 Compiler Database Interface 之前必須成功運行 Fitter或 Analysis amp。 Synthesis quartus_sim Simulator 對設(shè)計進行功能或時序仿真。在進行功能仿真之前必須運行 Analysis amp。 Synthesis。在進行時序仿真之前，必須運行 Timing Analyzer quartus_pow Power Analyzer 分析并估算設(shè)計的全部動態(tài)和靜態(tài)功耗。計算輸出信號的觸發(fā)速率和靜態(tài)概率。在運行 PowerPlay PowerAnalyzer 之前，必須成功運行 Fitter quartus_pgm Programmer 對 Altera器件編程 quartus_cpf Convert Programming Files 將編程文件轉(zhuǎn)換為輔助編程文件格式 quartus_stp SignalTap II Logic Analyzer 建立 SignalTap II 文件 (*.stp)。在 Assembler 之后運行時，器件全速運行的情況下， SignalTap II Logic Analyzer 捕獲內(nèi)部器件節(jié)點信號 quartus_swb Software Builder 為 Excalibur嵌入式處理器進行設(shè)計 quartus_sh Tcl Shell 為 Quartus II 軟件提供 Tcl腳本 shell 圖 3 Quartus II命令行設(shè)計流程 Quartus II She ll quartus_sh Quartus II She ll 可用做 Quartus II 可執(zhí)行文件的 Tcl 解釋器 仿真 quartus_sim 時序分析 quartus_tan EDA 網(wǎng)表輸出 quartus_eda 匯編 quartus_asm 編程 quartus_pgm 轉(zhuǎn)換編程文件 quartus_cpf SignalTap II 邏輯分析儀 quartus_stp Software Builder quartus_swb PowerPlay 功耗分析 quartus_pow 適配 quartus_fit 設(shè)計助手 quartus_drc 編譯數(shù)據(jù)庫 quartus_cdb 分析與綜合 quartus_map 源設(shè)計文件。包括 Verllog Design 文件 (.V).VHDL Deslgn 文件 (vhd).Verllog Quartus Mapptng 文件(.vqm)、 Text Design 文件 (.tdf)、 Block Design 文件(.bdt)以及 EDIF 網(wǎng)表文件 (.edf) EDA 工具輸出文件，包括 Verllog Output文件 (.VO).VHDL Output 文件(.vho).VQM 文件和 Standand Delay Fomtat Output 文件 (sdo) EDA 實驗指導書 15 交通燈設(shè)計實例 本節(jié)通過一個 LED流水燈的設(shè)計實例，詳細介紹 Quartus II的主要功能、使用方法和設(shè)計流程。本書中所有實例都是在 Quartus II 下編譯通過，相應(yīng)界面也是 Quartus II 下的界面。實驗的平臺則選用 HKEDA Ⅶ實驗儀。 設(shè)計原理 在這個實例中，我們設(shè)計一個簡單的 LED流水指示燈， 8個彩燈共陰接地，陽極分別為 EP2C5的 8個 I/O相連， I/O輸出變化的電平，來控制彩燈的點亮， 流水燈分不同的時段，指示燈有不同的顯示模式，開始時刻 LED 流水燈從右到左依次點亮，第二時間段 LED 流水燈從左到右依次熄滅，第三時間段 LED 流水從 中間向兩邊點依次點亮，第四時間段 LED 流水燈從中間向兩邊點依次熄滅，第五時間段 LED 流水燈奇偶位循環(huán)點亮，最后完成一次循環(huán)又回到開始時刻，進人第二輪循環(huán)，來實現(xiàn) LED流水燈的控制實驗。 從 LED流水燈的工作原理來看，無論是第一時間段還是其他的時間段， LED流水燈點亮還是熄滅，都是一個頻率來控制 LED流水燈點亮和熄滅的快慢。只不過這個頻率可以在程序中控制，也可以在定義輸入引腳時把頻率選擇不同的頻率段。 [例 31]LED流水燈設(shè)計（ ）。 module light(clk1,light)。 input clk1。 //1Hz or 23Hz output [7:0] light。 reg clk2。 //clk1 二分頻 wire clk。 reg [7:0] light。 reg [2:0] flag。 //燈方式的選擇 reg t_switch。 //節(jié)拍的選擇 parameter len = 7。 always @(posedge clk1) clk2 = ~clk2。 assign clk = (t_switch) ? clk1 : clk2。 always @ (posedge clk) begin if (flag == 339。b000) //順序循環(huán)移位 begin //依次點亮 light = {139。b1,light[len : 1]}。 if(light[1] == 139。b1) flag = 339。b001。 end else if (flag == 339。b001) //依次熄滅 begin light = {light[len1 : 0],139。b0}。 if(light[6] == 139。b0) flag = 339。b010。 end else if (flag == 339。b010) //從中間向兩邊點 begin light[len : 4] = {light[len1 : 4],139。b1}。 light[len4 : 0] = {139。b1,light[len4 : 1]}。 if(light[1] == 139。b1) flag = 339。b011。 end else if (flag == 339。b011) //從兩邊向中間熄 begin light[len : 4] = {139。b0,light[len : 5]}。 light[len4 : 0] = {light[len5 : 0],139。b0}。 EDA 實驗指導書 16 if(light[2] == 139。b0) flag = 339。b100。 end else if (flag == 339。b100) //奇偶位循環(huán)點亮 begin light[len : 4] = {139。b1,light[len : 5]}。 light[len4 : 0] = {139。b1,light[len4 : 1]}。 if(light[1] == 139。b1) flag = 339。b101。 end else if (flag == 339。b101) // 從新開始 begin light = 839。h00。 flag = 339。b110。 end else if (flag == 339。b110) //t_switch信號轉(zhuǎn)換，實現(xiàn)第二種節(jié)拍 begin t_switch = ~ t_switch。 flag = 339。b000。 end end endmodule 在上面的 Verilog程序中， clk1用于控制 LED流水燈的點亮和熄滅的頻率， clk1在程序內(nèi)部進行二分頻，分頻后的值來作 light的敏感信號， light用于控制 8位 LED流水燈的亮與滅， 設(shè)計輸入 任何一項設(shè)計都是一項工程（ Project），必須為此工程建立一個放置此工程相關(guān)文件的文件夾，此文件夾將被 EDA軟件默認為工作庫（ Work Library）。 針對交通燈的設(shè)計實例，我們在 D 盤根目錄下建立一個文件夾，取名為 light，路徑為D:\light。需注意的是：文件夾不能用中文字符命名，也不要有空格，建議用英文字母和數(shù)字命名，長度最好 8個字符之內(nèi)。 打開 Quartus II，選擇“ File”菜單下的“ New”命令。在“ New”窗口中的“ Device Desing Files”選項中 選擇“ Verilog File”（如圖 4 所示）。然后在 Verilog 文本編輯窗中輸入例 31的 Verilog程序。 圖 4 打開 Verilog文本編輯窗 選擇“ File”菜單下的“ Save As”命令，存放到 D 盤根目錄下的 light 文件夾，保存類型選擇 Verilog File(*.v *.vlg *.vh *.verilog)，存盤文件名應(yīng)與實體名一致，即為 。此時會出現(xiàn)如圖 5 所示的對話框“ Do you want to create a new project with this file？ ”。如果單擊“是”按鈕，則直接創(chuàng)建工程流程。在此，為了下一節(jié)熟悉利用“ New Project Wizard”工具創(chuàng)建設(shè)計文檔，我們單擊“否”按鈕 。 EDA 實驗指導書 17 圖 5 編輯輸入設(shè)計文檔并存盤 創(chuàng)建工程 （ 1）選擇“ File”菜單下的“ New Project Wizard”，打開新建項目指南（圖 6），將出現(xiàn)如圖 7所示的對話框。 圖 6 打開新建項目向?qū)? 圖 7 創(chuàng)建工程 light 圖 7 中最上面一欄指示工作目錄，可單擊最上面一欄右側(cè)的“?”按鈕，找到相應(yīng)的目錄下的文件（一般為頂層設(shè)計文件），在我們 的例子中就是 ，將其打開。圖中的第二欄為項目名稱，可以為任何名字，推薦為頂層設(shè)計的文件名。第三欄為頂層設(shè)計的實體名。設(shè)置完后，單擊“ Next”按鈕。 （ 2）將設(shè)計文件加入工程。在圖 8 中，最上面一欄“ File name”用于加入設(shè)計文件，可單擊右側(cè)的“?”按鈕，找到相應(yīng)的目錄下的文件并加入。加入的文件可以有 Graphic（ .BDF、 .GDF）、 AHDL、 VHDL、 Verilog HDL以及 EDIF文件。單擊“ Add All”按鈕，將設(shè)定目EDA 實驗指