【正文】 射文件（.lmf）把其它 CAE 工具專(zhuān)用的符號(hào)和引腳名映射為 MAX＋PLUSⅡ宏功能和基本門(mén)庫(kù)單元。 Altera 為 74 系列的 100 多種器件及定制宏功能提供 LMF（庫(kù)映射文件） ，這些宏功能適合于 Cadence、Mentor Graphics、Minc、OrCAD 和 Viewlogic 等公司的工具生成的文件。Cadence、Exemplar 、Intergraph、Mentor Graphics、RacalRedac ，Synopsys 和 Viewlogic 公司也支持 VHDL 和 Veilog 設(shè)計(jì)輸入。MAX＋PLUSⅡ也支持使用參數(shù)化模塊庫(kù)（ LPM，Library of parameteride modules）的設(shè)計(jì)輸入。LPM 標(biāo)準(zhǔn)描述計(jì)數(shù)器、加法器、多路選擇器之類(lèi)規(guī)?？勺兊暮旯δ埽试S最佳設(shè)計(jì)信息在 CAE 工具之間流通。MAX＋PLUS Ⅱ Compiler 從 EDIF 網(wǎng)表文件讀取 LPM 模塊，自動(dòng)進(jìn)行優(yōu)化，產(chǎn)生具有特定結(jié)構(gòu)的宏功能。MAX＋ PLUSⅡ支持 LPM 標(biāo)準(zhǔn)定義的所有門(mén)和運(yùn)算部件。硬件工程師手冊(cè) 29 MAX＋PLUSⅡ也能讀取 OrCAD 的原理圖文件（.sch ）和 Xilinx 的網(wǎng)表格式文件（.xnf） ,以便面向 Altera 器件，對(duì)設(shè)計(jì)進(jìn)行編譯和集成。、層次設(shè)計(jì)輸入層次設(shè)計(jì)可能包含用幾種不同格式建立的設(shè)計(jì)文件，包括原理圖輸入、HDL 設(shè)計(jì)輸入、波形設(shè)計(jì)輸入和 EDIF（電子設(shè)計(jì)交換格式） 。MAX ＋ PLUSⅡ在一個(gè)設(shè)計(jì)方案中支持多級(jí)層次。這種靈活性使設(shè)計(jì)者可以采用最適合于設(shè)計(jì)中每個(gè)部門(mén)的設(shè)計(jì)輸入方法。MAX＋ PLUSⅡ?qū)哟物@示程序可以顯示方案的層次結(jié)構(gòu)，允許設(shè)計(jì)者穿越層次，自動(dòng)打開(kāi)適合于每個(gè)設(shè)計(jì)文件的編輯程序。設(shè)計(jì)原理MAX＋PLUSⅡ處理一個(gè)設(shè)計(jì)時(shí)， Compiler（編譯程序）在設(shè)計(jì)文件中讀取信息并產(chǎn)生編程文件和仿真文件，Timing Analyze（定時(shí)分析程序）分析設(shè)計(jì)的定時(shí)，Message Processor （信息處理程序）自動(dòng)定位錯(cuò)誤。、自動(dòng)錯(cuò)誤定位MAX＋PLUSⅡ的 Message Processor 與 MAX＋PLUSⅡ的所有應(yīng)用程序通信，報(bào)告錯(cuò)誤、信息，對(duì)于連線(xiàn)或句法等問(wèn)題給出警告消息。設(shè)計(jì)者可利用它自動(dòng)打開(kāi)有錯(cuò)誤源的文件，并以高亮度顯示錯(cuò)誤位置。見(jiàn)圖 圖 、邏輯綜合與試配MAX＋PLUSⅡCompiler 的 Logic Synthesizer（邏輯綜合）模塊對(duì)設(shè)計(jì)方案進(jìn)行邏輯綜合并讓你看到設(shè)計(jì)實(shí)現(xiàn)的真正結(jié)果（WYSIWYG：whatyuoseewhatyouger） 。該模塊選擇合適的邏輯化簡(jiǎn)單法，并去除冗長(zhǎng)邏輯，確保對(duì)某種特定的器件結(jié)構(gòu)盡可能有效地使用器件的邏輯資料。還要去除設(shè)計(jì)方案沒(méi)用的邏輯。邏輯綜合選擇有助于設(shè)計(jì)師引導(dǎo)邏輯綜合的結(jié)果。Altera 提供三種“現(xiàn)成的”綜合方硬件工程師手冊(cè) 30 式，可以為多種邏輯綜合選擇指定位置?？蛇x擇缺省方式，以設(shè)置缺省的綜合選擇；可以建立定制方式；還可以在被選擇的邏輯功能上指定一些單獨(dú)的綜合選擇。綜合選擇可以是面向特定器件系列專(zhuān)門(mén)設(shè)置的，以發(fā)揮器件結(jié)構(gòu)的優(yōu)勢(shì)。很多先進(jìn)的邏輯選擇可以進(jìn)一步擴(kuò)展設(shè)計(jì)者對(duì)邏輯綜合施加影響的能力。Compiler 的 Fitter（試配）模塊應(yīng)用試探法把經(jīng)過(guò)綜合的設(shè)計(jì)最恰當(dāng)?shù)赜靡粋€(gè)或多個(gè)器件實(shí)現(xiàn)。這種自動(dòng)試配功能使設(shè)計(jì)者得以從冗長(zhǎng)與布線(xiàn)工作中解脫出來(lái)。Fitter 生成報(bào)告文件（Report File ） （.rpf） ，該文件展示設(shè)計(jì)的具體實(shí)現(xiàn)以及器件中沒(méi)使用的資料。、定時(shí)驅(qū)動(dòng)的編譯Compiler（編譯程序）可以實(shí)現(xiàn)用戶(hù)指定的定時(shí)要求，例如，傳播延時(shí)（t pD） 、時(shí)鐘到輸出的延時(shí)（T CO） 、建立時(shí)間（T SU）和時(shí)鐘頻率（F MAX）等。設(shè)計(jì)者可以為選定的邏輯功能指定定時(shí)要求，也可以把設(shè)計(jì)作為一個(gè)整體來(lái)指定定時(shí)要求。Fitter 的報(bào)告文件提供詳細(xì)信息說(shuō)明設(shè)計(jì)中的定時(shí)要求是如何實(shí)現(xiàn)的。、設(shè)計(jì)規(guī)則檢查MAX＋PLUSⅡCompiler（編譯程序）包括有 Design Doctor（設(shè)計(jì)規(guī)則檢查程序） 。該程序檢查每個(gè)設(shè)計(jì)文件，因?yàn)槟軌蛟斐上到y(tǒng)極可靠性問(wèn)題，一般只有在設(shè)計(jì)已成為產(chǎn)品后才暴露出來(lái)。用戶(hù)可以從預(yù)先定義的三組設(shè)計(jì)規(guī)則中選擇一種，這種規(guī)則對(duì)設(shè)計(jì)的檢查一個(gè)比一個(gè)徹底，用戶(hù)也可以建立自己的一組規(guī)則。設(shè)計(jì)規(guī)則的基礎(chǔ)是可靠性，這涉及到含有異步輸入、行波時(shí)鐘、以時(shí)鐘為基礎(chǔ)的多級(jí)邏輯、置位與消除的配置及競(jìng)爭(zhēng)條件等性能的邏輯。指明規(guī)則違反的情況，以幫助設(shè)計(jì)者決定在設(shè)計(jì)中需要編輯哪些部分。、多器件劃分如果整個(gè)設(shè)計(jì)不能裝入一個(gè)器件，Compiler（編譯程序）的 Partitioner（劃分）模塊可將設(shè)計(jì)進(jìn)行劃分以裝入同一器件系列的多個(gè)器件中。劃分時(shí)力圖使所需器件數(shù)目盡可能少，同時(shí)要使用于器件之間通信引腳數(shù)目最少。Fitter（試配模塊）自動(dòng)將邏輯裝入指定的器件。劃分工作可以全部自動(dòng)進(jìn)行，可以部分由用戶(hù)控制，也可以全部由用戶(hù)控制進(jìn)行。若設(shè)計(jì)太大無(wú)法裝入指定器件，設(shè)計(jì)者可以指定增加器件的類(lèi)型和數(shù)目。、工業(yè)標(biāo)準(zhǔn)輸出格式MAX＋PLUSⅡCompiler（編譯程序）可以建立多種仿真環(huán)境里使用的網(wǎng)表。這些網(wǎng)表包含綜合后的功能，以及其它標(biāo)準(zhǔn)設(shè)計(jì)校驗(yàn)工具進(jìn)行器件級(jí)或板級(jí)仿真時(shí)可以使用定時(shí)信息。以下接口可供使用：EDIF 接口 建立 EDIF200 和 290 網(wǎng)表。Verilog 接口 建立與 Verilog－XL 仿真器一起使用的 Verilog 網(wǎng)表。VHDL 接口 建立與 VHDL 仿真器一起使用的 VHDL 網(wǎng)表。、編程文件的產(chǎn)生Assembler（裝配程序）模塊為一個(gè)已編譯的設(shè)計(jì)創(chuàng)建一個(gè)或多個(gè)編程目標(biāo)文件（.pof） 、SRAM 目標(biāo)文件（.sof ）和/或 JEDEC 文件（.jed） 。MAX ＋PLUS Ⅱ編程器使用這些文件和標(biāo)準(zhǔn)的 Altera 硬件對(duì)所要求的器件進(jìn)行編程。使用工業(yè)標(biāo)準(zhǔn)的其它編程設(shè)備也可對(duì)器件編程。此外，MAX＋PLUSⅡ可以產(chǎn)生 Intel 格式的十六進(jìn)制（.hex） 、Tabular 文本文件（.ttf）和配置 FLEX8000 器件使用的串行 Bit 流文件（.sbf） 。硬件工程師手冊(cè) 31 設(shè)計(jì)校驗(yàn)設(shè)計(jì)校驗(yàn)過(guò)程包括設(shè)計(jì)仿真和定時(shí)分析，使用是測(cè)試邏輯操作和設(shè)計(jì)的內(nèi)部定時(shí)。Altera 和各種 CAE 賣(mài)主均可提供設(shè)計(jì)校驗(yàn)軟件。、仿真MAX＋PLUSⅡ的仿真器具有靈活性，可以控制對(duì)單器件或多器件設(shè)計(jì)的仿真。仿真器使用編譯期間生成的二進(jìn)制仿真網(wǎng)表進(jìn)行功能、定時(shí)的仿真，或?qū)M合連接的多個(gè)器件作為一個(gè)設(shè)計(jì)進(jìn)行仿真?？梢允褂煤?jiǎn)明的向量輸入語(yǔ)言定義輸入激勵(lì)，也可以使用 MAX＋PLUSⅡ的波形編輯程序直接畫(huà)出波形。仿真結(jié)果可以在波形編輯器或文本編輯器中看到，也可以作為波形文件或文本文件打印出來(lái)。設(shè)計(jì)者可以交互式地指定命令，或者通過(guò)基于文本的命令文件去完成和種任務(wù)，諸如監(jiān)視設(shè)計(jì)方案中的毛刺、振蕩器和寄存器的建立和保持時(shí)間；到達(dá)用戶(hù)定義的條件時(shí)，停止仿真；強(qiáng)制觸發(fā)器為高或低電平；進(jìn)行功能測(cè)試等。如果建立或保持時(shí)間、最小脈寬或振蕩周期不合要求，Message Processor（信息處理器）就報(bào)告出現(xiàn)的問(wèn)題。然后，設(shè)計(jì)者就可以使用信息處理器確定這個(gè)問(wèn)題在 Waveform Editor（波形編輯器）中發(fā)生的時(shí)間，并確定該錯(cuò)誤在原始設(shè)計(jì)文件中的位置。（1）功能仿真MAX＋PLUSⅡSimulator（仿真器）支持功能仿真，可在對(duì)設(shè)計(jì)方案進(jìn)行綜合之前，測(cè)試其邏輯操作，使設(shè)計(jì)者能迅速知道邏輯上的錯(cuò)誤并改正之。MAX＋PLUSⅡ的波形編輯器可顯示功能仿真的結(jié)果，并且為訪(fǎng)問(wèn)設(shè)計(jì)（包括組合功能）中所有節(jié)點(diǎn)提供便利條件。（2）定時(shí)仿真在定時(shí)仿真里，MAX＋PLUSⅡ的仿真器在設(shè)計(jì)方案被綜合和優(yōu)化之后，對(duì)其進(jìn)行測(cè)試。進(jìn)行定時(shí)仿真的分辨率是 。（3）多器件仿真MAX＋PLUSⅡ可以把來(lái)自多個(gè) Altera 器件的定時(shí)和/或功能信息組合起來(lái)，這樣，設(shè)計(jì)者可以仿真幾個(gè)器件在一起的工作。在同一設(shè)計(jì)中可以使用 Altera 不同系列的器件。、定時(shí)分析MAX＋PLUSⅡ的 Timing Analyzer（定時(shí)分析程序）可以計(jì)算到點(diǎn)的器件延時(shí)矩陣，確定器件引腳上的建立時(shí)間與保持時(shí)間要求，還計(jì)劃最高的時(shí)鐘頻率。MAX＋PLUSⅡ的設(shè)計(jì)輸入工具與 Timing Analyzer 集成在一起，這樣只需簡(jiǎn)單地設(shè)計(jì)中的起點(diǎn)和終端加上標(biāo)志即可確定最短與最長(zhǎng)的傳播延時(shí)。此外，Message Processor（信息處理器）可以找出Timing Analyzer 在設(shè)計(jì)文件中已證實(shí)的關(guān)鍵路徑，并在適當(dāng)?shù)脑O(shè)計(jì)編輯器中顯示之。 器件編程圖 展示的 MAX＋PLUSⅡProgrammer（編程器）使用 Compiler 生成的編程文件給 Altera 器件編程。它可以用來(lái)對(duì)器件編程、校驗(yàn)、試驗(yàn)、檢查是否空白以及進(jìn)行功能測(cè)試。編程器硬件包括一塊附加的邏輯編程卡（用于 PC－AT 或兼容機(jī)） ，該卡驅(qū)動(dòng) Altera的主編程部件（MPU－Master Programmer Unit） 。MPU 要進(jìn)行連通性檢查，以確保編程適配器與器件之間有良好的電接觸。通過(guò)配套的編程適配器，MPU 還支持功能測(cè)試，這樣為仿真而建立的向量也可以應(yīng)用于已編程器件，從而校驗(yàn)其功能。硬件工程師手冊(cè) 32 Altera 還提供 FLEX 卸裝電纜和 FLEX8000 編程用的 BitBlaster。FLEX8000 卸載電纜可以把裝在 MPU 上的任何配置 EPROM 編程適配器與樣板系統(tǒng)中的一個(gè) FLEX8000 相連。BitBlaster 串行卸裝電纜連接一個(gè)標(biāo)準(zhǔn)的 RS－232 端口，它向系統(tǒng)板上的 FLEX8000 器件提供配置數(shù)據(jù)。BitBlaster 使 PC 和工作站用戶(hù)能夠獨(dú)立地配置 FLEX8000 器件，而不需要MAX＋ PLUSⅡ編程器或任何其它編程硬件。對(duì)器件進(jìn)行編程和校驗(yàn)的全部硬件和軟件均可從 Altera 公司獲得。其它還有很多編程器硬件廠(chǎng)家都能提供編程支持。圖 聯(lián)機(jī)求助聯(lián)機(jī)求助可以訪(fǎng)問(wèn) MAX＋PLUSⅡ上的所有信息。包括所有 MAX＋PLUSⅡ應(yīng)用程序的完整的、最新的文檔，各種信息的起因和可起的作用，關(guān)于 Altera 文檔的參考資料，文本文件的格式（例如 AHDL）及 Altera 器件與適配器的信息。聯(lián)機(jī)求助只能用擊鍵或撳動(dòng)鼠標(biāo)來(lái)工作。按 F1 鍵可以即時(shí)訪(fǎng)問(wèn)對(duì)話(huà)框上的信息、高亮度的菜單命令或彈出式信息。鍵入 shift+F1 將鼠標(biāo)指針變?yōu)橐粋€(gè)問(wèn)號(hào)，可以圖元、宏功能、AHDL 關(guān)鍵字等屏幕的任何項(xiàng)目上掀動(dòng)鼠標(biāo)以獲得有關(guān)該項(xiàng)目上下文意義的幫助。推薦的系統(tǒng)配置為使 MAX＋PLUSⅡ達(dá)到最佳效果， Altera 推薦下述系統(tǒng)配置。、PC 系統(tǒng)配置□基于 486 或 Pentium（奔騰）的 PC－AT 或兼容機(jī)□16 兆字節(jié) RAM□ 或更高的版本□Microsoft 硬件工程師手冊(cè) 33 □與 Micosoft Windows 兼容的圖形卡與監(jiān)視器□ 兆字節(jié) 3 英寸軟盤(pán)驅(qū)動(dòng)器或 CD－ROM 驅(qū)動(dòng)器12□適用于 Microsoft Windows 人 的二鍵或三鍵鼠標(biāo)器□適用于邏輯編程卡的全長(zhǎng) 8 位 ISA 插槽□并行口、Sun 工作站系統(tǒng)配置□使用彩色或單色監(jiān)視器的 Sun SPARC 工作站□32 兆字節(jié) RAM□Sun （或 Solaris ）或更高版本□Sun Open Windows （或 Solaris ）或更高版本□ISO9660 兼容的 CD－ROM 驅(qū)動(dòng)器、HP 工作站系統(tǒng)配置□使用彩色或單色監(jiān)視器的 HP Series700 工作站□32 兆字節(jié) RAM□HP－UX 或更高版本□HpVUE□ISO9660 兼容的 CD－ROM 驅(qū)動(dòng)器、DEC Alpha AXP 工作站系統(tǒng)配置□使用彩色或單色監(jiān)視器的 DEC Alpha APX 工作站□32 兆字節(jié) RAM□OSF/1 或更高版本□Motif 或更高版本□ISO 9660 兼容的 CD－ROM 驅(qū)動(dòng)器167。 VHDL 語(yǔ)音一、VHDL 的基本概念： VHDL（VHSIC Hardware Description Language）是 70 年代末 80 年代初美國(guó)國(guó)防部提出的 VHSIC（Very High Speed Integrated Circuit）計(jì)劃的產(chǎn)物。VHDL 誕生于 1981 年，新語(yǔ)言的目標(biāo)有兩方面：首先是設(shè)計(jì)者企圖用這種語(yǔ)言描述復(fù)雜的電路系統(tǒng)；其次他們希望這種語(yǔ)言成為一種標(biāo)準(zhǔn)，使之在 VHSIC 計(jì)劃中各種成員能按標(biāo)準(zhǔn)的格式向其他成員提供設(shè)計(jì)。1987 年 12 月 VHDL 被接納作為 IEEE1076 標(biāo)準(zhǔn)，目前，計(jì)算機(jī)輔助工程工作站制造廠(chǎng)家的整個(gè)業(yè)界正在把 VHDL 作為它們的仿真、綜合與布圖等工具的輸入與輸出的標(biāo)準(zhǔn)，VHDL 正迅速地被接納為一種通用的設(shè)計(jì)交換媒介，成為一種工業(yè)級(jí)標(biāo)準(zhǔn)語(yǔ)言。硬件工程師手冊(cè) 34 二、VHDL 的基本術(shù)語(yǔ)： 在 VHDL 中，有的術(shù)語(yǔ)幾乎要用于 VHDL 的每一種描述，因此在進(jìn)一步介紹 VHDL 語(yǔ)言以前必須對(duì)這些基本術(shù)語(yǔ)作一清楚描述。實(shí)體（entity）： 實(shí)體與 VHDL 的所有設(shè)計(jì)有關(guān)，是 VHDL 設(shè)計(jì)中最基本的模塊。在分層設(shè)計(jì)中，頂層設(shè)計(jì)中有頂層實(shí)體，底層設(shè)計(jì)中有底層實(shí)體，底層實(shí)體包含于頂層實(shí)體之中。VHDL 中的實(shí)體，具體地說(shuō)可與電原理圖中的器件符號(hào)相對(duì)應(yīng)，它描述對(duì)外接口、端口數(shù)目、端口方向與端口類(lèi)型等信息。 下面的例子給出一個(gè)二選一的數(shù)