【正文】 檢測到接收5位串行輸入數(shù)據(jù) shift_t:=000。 移位計(jì)數(shù)器清零，為接收下一組數(shù)據(jù)做準(zhǔn)備。 P_out=shift_Q。接收數(shù)據(jù)并行輸出 o_e_out=shift_Q(4) XOR shift_Q(3) XOR shift_Q(2) XOR shift_Q(1) XOR shift_Q(0)。奇校驗(yàn)輸出 shift_Q:=S_in amp。 shift_Q(4 DOWNTO 1)。采樣移位串行輸入 ELSE shift_t:=shift_t+1。移位計(jì)數(shù) shift_Q:=S_in amp。 shift_Q(4 DOWNTO 1)。采樣移位串行輸入 END IF。 END IF。 END IF。 END PROCESS。 END ARCHITECTURE one。 413 用7490（十進(jìn)制計(jì)數(shù)器）設(shè)計(jì)模為872的計(jì)數(shù)器，且輸出的個(gè)位、十位、百位都應(yīng)符合8421碼權(quán)重。5 習(xí) 題 51 什么是固有延時(shí)?什么是慣性延時(shí)?P150~151 52 δ是什么?在VHDL中，δ有什么用處?P152 53 哪些情況下需要用到程序包STD_LOGIC_UNSIGNED? 試舉一例。答：無符號(hào)整數(shù)的STD_LOGIC的數(shù)據(jù)。 (第三版)【例620】數(shù)控分頻器的設(shè)計(jì)LIBRARY IEEE。USE 。USE 。ENTITY DVF IS PORT(CLK : IN STD_LOGIC。 D : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 FOUT : OUT STD_LOGIC)。END ENTITY DVF。ARCHITECTURE one OF DVF ISSIGNAL FULL : STD_LOGIC。BEGIN P_REG: PROCESS(CLK) VARIABLE CNT8 : STD_LOGIC_VECTOR(7 DOWNTO 0)。 BEGIN IF CLK39。EVENT AND CLK = 39。139。 THEN IF CNT8 = 11111111 THEN CNT8 := D。 當(dāng)CNT8計(jì)數(shù)計(jì)滿時(shí)，輸入數(shù)據(jù)D被同步預(yù)置給計(jì)數(shù)器CNT8 FULL = 39。139。 同時(shí)使溢出標(biāo)志信號(hào)FULL輸出為高電平 ELSE CNT8 := CNT8 + 1。 否則繼續(xù)作加1計(jì)數(shù) FULL = 39。039。 且輸出溢出標(biāo)志信號(hào)FULL為低電平 END IF。 END IF。 END PROCESS P_REG 。 P_DIV: PROCESS(FULL) VARIABLE CNT2 : STD_LOGIC。 BEGIN IF FULL39。EVENT AND FULL = 39。139。 THEN CNT2 := NOT CNT2。如果溢出標(biāo)志信號(hào)FULL為高電平，D觸發(fā)器輸出取反 IF CNT2 = 39。139。 THEN FOUT = 39。139。 ELSE FOUT = 39。039。 END IF。 END IF。 END PROCESS P_DIV。END ARCHITECTURE one。 54 說明信號(hào)和變量的功能特點(diǎn)，以及應(yīng)用上的異同點(diǎn)。P128~P129 55 什么是重載函數(shù)?重載算符有何用處?如何調(diào)用重載算符函數(shù)?答：（1）什么是重載函數(shù)? 根據(jù)操作對(duì)象變換處理功能。 （2）重載算符有何用處? 用于兩個(gè)不同類型的操作數(shù)據(jù)自動(dòng)轉(zhuǎn)換成同種數(shù)據(jù)類型，并進(jìn)行運(yùn)算處理。 （3）如何調(diào)用重載算符函數(shù)?采用隱式方式調(diào)用，無需事先聲明。 56 在VHDL設(shè)計(jì)中，給時(shí)序電路清零(復(fù)位)有兩種力方法，它們是什么? 如何實(shí)現(xiàn)?解：設(shè)Q定義成信號(hào)，一種方法：Q=“000…000”； 其中“000…000”反映出信號(hào)Q的位寬度。第二種方法：Q=(OTHERS=‘0’)；其中OTHERS=‘0’不需要給出信號(hào)Q的位寬度，即可對(duì)Q清零。 57 用循環(huán)語句設(shè)計(jì)一個(gè)7人投票表決器，及一個(gè)4位4輸入最大數(shù)值檢測電路。解：57 用循環(huán)語句設(shè)計(jì)一個(gè)7人投票表決器，及一個(gè)4位4輸出最大數(shù)值檢測電路。 LIBRARY IEEE。 USE 。 USE 。 ENTITY vote_7 IS PORT( DIN: IN STD_LOGIC_VECTOR(6 DOWNTO 0)。7位表決輸入(1:同意，0:不同意) G_4: OUT STD_LOGIC。 超過半數(shù)指示 CNTH: OUT STD_LOGIC_VECTOR(2 DOWNTO 0))。表決結(jié)果統(tǒng)計(jì)數(shù) END vote_7。 ARCHITECTURE BHV OF vote_7 IS BEGIN PROCESS(DIN) VARIABLE Q: STD_LOGIC_VECTOR(2 DOWNTO 0)。 BEGIN Q:=000。 FOR n IN 0 TO 6 LOOP n是LOOP的循環(huán)變量 IF(DIN(n)=39。139。) THEN Q:=Q+1。 END IF。 END LOOP。 CNTH=Q。 IF Q=4 THEN G_4=39。139。 ELSE G_4=39。039。 END IF。 END PROCESS。 END BHV。 58 從不完整的條件語句產(chǎn)生時(shí)序模塊的原理看，例57和例510從表面上看都包含不完整條件語句，試說明，為什么它們的綜合結(jié)果都是組合電路?！纠?7】預(yù)設(shè)計(jì)4選1多路器(通過變量測選擇條件，將產(chǎn)生正確結(jié)果。) LIBRARY IEEE。 USE 。 ENTITY mux4 IS PORT(i0,i1,i2,i3,a,b: IN STD_LOGIC。 q: OUT STD_LOGIC)。 END mux4。 ARCHITECTURE body_mux4 OF mux4 IS BEGIN process(i0,i1,i2,i3,a,b) variable muxval: integer range 7 DOWNTO 0。 begin muxval:=0。 if (a= 39。139。) then muxval := muxval+1。 end if。 if (b= 39。139。) then muxval := muxval+2。 end if。 case muxval is when 0=q=i0。 when 1=q=i1。 when 2=q=i2。 when 3=q=i3。 when others=q=39。X39。 null。 end case。 end process。 END body_mux4。【例510】位矢中‘1’碼個(gè)數(shù)統(tǒng)計(jì)電路設(shè)計(jì) LIBRARY IEEE。 USE 。 USE 。 ENTITY CNTC IS PORT( DIN: IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 CNTH: OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 END CNTC。 ARCHITECTURE BHV OF CNTC IS BEGIN PROCESS(DIN) VARIABLE Q: STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN Q:=0000。 FOR n IN 0 TO 7 LOOP n是LOOP的循環(huán)變量 IF(DIN(n)=39。139。) THEN Q:=Q+1。 END IF。 END LOOP。 CNTH=Q。 END PROCESS。 END BHV。 答：根據(jù)變量具有順序立即賦值傳送特性，例57和例510中的不完整條件語句對(duì)變量賦值前對(duì)變量進(jìn)行初始值設(shè)置；每次敏感信號(hào)觸發(fā)，對(duì)變量的賦值，總能產(chǎn)生結(jié)果，無保持狀態(tài)——即輸出是輸入的函數(shù)；因此，只能產(chǎn)生組合邏輯電路；不可能產(chǎn)生時(shí)序邏輯電路。 59 設(shè)計(jì)一個(gè)求補(bǔ)碼的程序，輸入數(shù)據(jù)是一個(gè)有符號(hào)的8位二進(jìn)制(原碼)數(shù)。解：59 設(shè)計(jì)一個(gè)求補(bǔ)碼的程序，輸入數(shù)據(jù)是一個(gè)有符號(hào)的8位二進(jìn)制數(shù)。 LIBRARY IEEE。 USE 。 USE 。 ENTITY org_patch IS PORT( org_data : IN STD_LOGIC_VECTOR(7 DOWNTO 0)。原碼輸入 patch_data : OUT STD_LOGIC_VECTOR(7 DOWNTO 0))。補(bǔ)碼輸出 END org_patch。 ARCHITECTURE BHV OF org_patch IS BEGIN PROCESS(org_data) BEGIN IF(org_data(7)=39。039。) THEN patch_data=org_data。 org_data=0，補(bǔ)碼=原碼。 else patch_data=org_data(7)amp。(not org_data(6 DOWNTO 0))+1。org_data0，補(bǔ)碼=|原碼|取反+1。 END IF。 END PROCESS。 END BHV。 510 設(shè)計(jì)一個(gè)比較電路，當(dāng)輸入的8421BCD碼大于5時(shí)輸出1，否則輸出0。解：510 設(shè)計(jì)一個(gè)比較電路，當(dāng)輸入的8421BCD碼大于5時(shí)輸出1，否則輸出0。 LIBRARY IEEE。 USE 。 USE 。 ENTITY g_5_cmp IS PORT( d_in : IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 輸入數(shù)據(jù) cmp_out : OUT STD_LOGIC)。 比較輸出(1:輸入數(shù)據(jù)5) END g_5_cmp。 ARCHITECTURE BHV OF g_5_cmp IS BEGIN PROCESS(d_in) BEGIN IF(d_in0101) THEN cmp_out=39。139。 輸入數(shù)據(jù)大于5，比較輸出1。 else cmp_out=39。039。 輸入數(shù)據(jù)小于等于5，比較輸出0。 END IF。 END PROCESS。 END BHV。 511 用VHDL輸入方式設(shè)計(jì)一個(gè)周期性產(chǎn)生二進(jìn)制序列01001011001的序列發(fā)生器，用移位寄存器或用同步時(shí)序電路實(shí)現(xiàn)，并用時(shí)序仿真器驗(yàn)證其功能。解1：511 用原理圖或VHDL輸入方式分別設(shè)計(jì)一個(gè)周期性產(chǎn)生二進(jìn)制序列01001011001的序列發(fā)生器，用移位寄存器或用同步時(shí)序電路實(shí)現(xiàn)，并用時(shí)序仿真器驗(yàn)證其功能。 LIBRARY IEEE。 USE 。 ENTITY S_generator IS PORT(CLK,CLR: IN STD_LOGIC。 工作時(shí)鐘/復(fù)位信號(hào) S_out: OUT STD_LOGIC)。序列輸出位 END S_generator。 ARCHITECTURE behav OF S_generator IS SIGNAL D: STD_LOGIC_VECTOR(10 DOWNTO 0)。 11位循環(huán)移位寄存器 BEGIN PROCESS(CLK,CLR) BEGIN IF CLK39。EVENT AND CLK=39。139。 THEN 時(shí)鐘到來時(shí)，逐位左移循環(huán)輸出序列位 IF CLR=39。139。 THEN D=01001011001。 復(fù)位操作，產(chǎn)生11位待輸出序列 ELSE D(10 DOWNTO 1)=D(9 DO