淺談建立時間與保持時間-資料下載頁
2025-05-16 06:06本頁面
【正文】 約束（約束要適量，一般以加5%裕量較為合適，比如電路 工作在100Mhz，則加約束加到105Mhz就可以了，過大的約束效果反而不好，且極大增加綜合時間）可以將相關(guān)的邏輯在布線時盡量布的靠近一點，從而減少走線的時延。 通過拆分組合邏輯的方法來減小延時 由于一般同步電路都不止一級鎖存（如圖8），而要使電路穩(wěn)定工作，時鐘周期必須滿足最大延時要求，縮短最長延時路徑，才可提高電路的工作頻率。如圖7所示：我們可以將較大的組合邏輯分解為較小的幾塊，中間插入觸發(fā)器，這樣可以提高電路的工作頻率。這也是所謂“流水線”（pipelining）技術(shù)的基本原理。 對于圖8的上半部分，它時鐘頻率受制于第二個較大的組合邏輯的延時，通過適當(dāng)?shù)姆椒ㄆ骄峙浣M合邏輯，可以避免在兩個觸發(fā)器之間出現(xiàn)過大的延時，消除速度瓶頸。圖7 分割組合邏輯圖8 轉(zhuǎn)移組合邏輯 那么在設(shè)計中如何拆分組合邏輯呢，更好的方法要在實踐中不斷的積累，但是一些良好的設(shè)計思想和方法也需要掌握。我們知道，目前大部分FPGA都基于4輸入LUT的，如果一個輸出對應(yīng)的判斷條件大于四輸入的話就要由多個LUT級聯(lián)才能完成，這樣就引入一級組合邏輯時延，我們要減少組合邏輯，無非就是要輸入條件盡可能的少，這樣就可以級聯(lián)的LUT更少，從而減少了組合邏輯引起的時延。6 / 6
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