【正文】 nd else begin rs232_rx0 = rs232_rx。 rs232_rx1 = rs232_rx0。 rs232_rx2 = rs232_rx1。 rs232_rx3 = rs232_rx2。 endend //下面的下降沿檢測可以濾掉20ns40ns的毛刺(包括高脈沖和低脈沖毛刺)，assign neg_rs232_rx = rs232_rx3 amp。 rs232_rx2 amp。 ~rs232_rx1 amp。 ~rs232_rx0。 //接收到下降沿后neg_rs232_rx置高一個(gè)時(shí)鐘周期reg bps_start_r。reg[3:0] num。reg rx_int。 //接收數(shù)據(jù)中斷信號(hào),接收到數(shù)據(jù)期間始終為高電平always @ (posedge clk or negedge rst_n) if(!rst_n) begin bps_start_r = 139。b0。 //原語句為：bps_start_r = 139。bz。 rx_int = 139。b0。 end else if(neg_rs232_rx) //接收到串口接收線rs232_rx的下降沿標(biāo)志信號(hào) begin bps_start_r = 139。b1。 //啟動(dòng)串口準(zhǔn)備數(shù)據(jù)接收 rx_int = 139。b1。 //接收數(shù)據(jù)中斷信號(hào)使能 end else if(num==439。d9) begin //接收完有用數(shù)據(jù)信息 bps_start_r = 139。b0。 //數(shù)據(jù)接收完畢，釋放波特率啟動(dòng)信號(hào) rx_int = 139。b0。 //接收數(shù)據(jù)中斷信號(hào)關(guān)閉 endassign bps_start = bps_start_r。reg[7:0] rx_data_r。 //串口接收數(shù)據(jù)寄存器，保存直至下一個(gè)數(shù)據(jù)來到reg[7:0] rx_temp_data。 //當(dāng)前接收數(shù)據(jù)寄存器always @ (posedge clk or negedge rst_n) if(!rst_n) begin rx_temp_data = 839。d0。 num = 439。d0。 rx_data_r = 839。d0。 end else if(rx_int) //接收數(shù)據(jù)處理 begin if(clk_bps) //讀取并保存數(shù)據(jù),接收數(shù)據(jù)為一個(gè)起始位，8bit數(shù)據(jù)，1或2個(gè)結(jié)束位 begin num = num+139。b1。 case (num) 439。d1: rx_temp_data[0] = rs232_rx。 //鎖存第0bit 439。d2: rx_temp_data[1] = rs232_rx。 //鎖存第1bit 439。d3: rx_temp_data[2] = rs232_rx。 //鎖存第2bit 439。d4: rx_temp_data[3] = rs232_rx。 //鎖存第3bit 439。d5: rx_temp_data[4] = rs232_rx。 //鎖存第4bit 439。d6: rx_temp_data[5] = rs232_rx。 //鎖存第5bit 439。d7: rx_temp_data[6] = rs232_rx。 //鎖存第6bit 439。d8: rx_temp_data[7] = rs232_rx。 //鎖存第7bit default: 。 endcase end else if(num == 439。d9) //我們的標(biāo)準(zhǔn)接收模式下只有1+8+1(2)=11bit的有效數(shù)據(jù) begin num = 439。d0。 //接收到STOP位后結(jié)束,num清零 rx_data_r = rx_temp_data。 //把數(shù)據(jù)鎖存到數(shù)據(jù)寄存 end endassign rx_data = rx_data_r。 Endmodule附錄B： DAC8580芯片主控制信號(hào)邏輯設(shè)計(jì)library ieee。use 。use 。use 。entity master isport( clk50m : in std_logic。 rstn : in std_logic。 rxd_in : in std_logic_vector(7 downto 0)。 rx_start : in std_logic。 dac_c : out std_logic。 txd_out : out std_logic_vector(15 downto 0) )。 end master。 architecture Behavioral of master is signal data_reg : std_logic_vector(15 downto 0)。signal ctrl_en,r_en,r_st,en0,en1,en2,en3,clk: std_logic。signal rs0,rs1,r_int,dac_en : std_logic。signal scan_speed : std_logic_vector(7 downto 0)。signal num : integer range 0 to 3 := 0。signal uart_get1,uart_get2 : std_logic_vector(7 downto 0)。signal en0 : std_logic。 begin clk = clk50m。 ud: process(clk) begin if rising_edge(clk) then rs0 = rx_start 。 rs1 = rs0 。 end if。 end process。u0: process(rxd_in,rstn) begin if rstn = 39。039。 then r_en = 39。139。 。 elsif rxd_in = 01111110 then r_en = 39。039。 。 else r_en = 39。139。 。 end if。 end process。u1: process(rstn,r_en,clk) begin if rstn = 39。039。 then en0 = 39。039。 en1 = 39。039。 en2 = 39。039。 en3 = 39。039。 elsif rising_edge(clk) then en0 = r_en。 en1 = en0。 en2 = en1。 en3 = en2。 end if。 end process。 r_st = (not en0) and (not en1) and en2 and en3 。u2: process(rstn,r_en,clk) begin if rstn = 39。039。 then r_int = 39。139。 。 elsif rising_edge(clk) then if r_st = 39。139。 then r_int = 39。039。 。 elsif num = 3 then r_int = 39。139。 。 num = 0 。 end if。 end if。 end process。 u3: process(rstn,r_en,rs1,r_int) begin if rstn = 39。039。 then dac_en = 39。039。 num = 0。 uart_get1 = (others = 39。039。)。 uart_get2 = (others = 39。039。)。 elsif r_int = 39。039。 then if falling_edge(rs1) then num = num + 1 。 case num is when 0 = uart_get1 = rxd_in。 when 1 = uart_get2 = rxd_in。 when 2 = if rxd_in = 11100111 then data_reg(15 downto 8) = uart_get1。 data_reg(7 downto 0) = uart_get2。 dac_en = 39。139。 else null。 end if。 when others = null。 end case。 end if。 else num = 0 。 dac_en = 39。039。 end if。 end process。 dac_c = dac_en。txd_out = data_reg。 end Behavioral。35