位移位乘法器ppt課件-資料下載頁(yè)
2025-05-06 00:53本頁(yè)面
【正文】 0) = R16S(7 DOWNTO 1)。 右移低 8位 R16S(15 DOWNTO 7) = D。 將輸入鎖到高 8位 END IF。 END PROCESS。 Q = R16S。 END behav。 實(shí)驗(yàn) 81 移位相加 8位硬件乘法器電路設(shè)計(jì) 實(shí) 驗(yàn) （ 3） 實(shí)驗(yàn)內(nèi)容 1： 根據(jù)給出的乘法器邏輯原理圖及其各模塊的 VHDL描述 ， 在 MAX+plusII上完成全部設(shè)計(jì) ， 包括編輯 、 編譯 、 綜合和仿真操作等 。 以 87H乘以 F5H為例 ， 進(jìn)行仿真 ， 對(duì)仿真波形作出詳細(xì)解釋 ， 包括對(duì) 8個(gè)工作時(shí)鐘節(jié)拍中 ， 每一節(jié)拍乘法操作的方式和結(jié)果 ， 對(duì)照波形圖給以詳細(xì)說(shuō)明 。 （ 4） 實(shí)驗(yàn)內(nèi)容 2： 編程下載 ， 進(jìn)行實(shí)驗(yàn)驗(yàn)證 。 實(shí)驗(yàn)電路可選擇附圖 13， 8位乘數(shù)和被乘數(shù)可分別用鍵 鍵 鍵 4和鍵 3輸入； 16位乘積可由 4個(gè)數(shù)碼管顯示；用鍵 8輸入 CLK， 鍵 7輸入START。 詳細(xì)觀察每一時(shí)鐘節(jié)拍的運(yùn)算結(jié)果 ， 并與仿真結(jié)果進(jìn)行比較 。 實(shí)驗(yàn) 81 移位相加 8位硬件乘法器電路設(shè)計(jì) 實(shí) 驗(yàn) 實(shí)驗(yàn) 81 移位相加 8位硬件乘法器電路設(shè)計(jì) 圖 84 8位移位相加乘法器運(yùn)算邏輯波形圖 實(shí) 驗(yàn) （ 5） 實(shí)驗(yàn)內(nèi)容 3： 乘法時(shí)鐘連接實(shí)驗(yàn)系統(tǒng)上的連續(xù)脈沖 ， 如clock0， 設(shè)計(jì)一個(gè)此乘法器的控制模塊 ， 接受實(shí)驗(yàn)系統(tǒng)上的連續(xù)脈沖 ， 如 clock0， 當(dāng)給定啟動(dòng) /清 0信號(hào)后 ， 能自動(dòng)發(fā)出 CLK信號(hào)驅(qū)動(dòng)乘法運(yùn)算 ， 當(dāng) 8個(gè)脈沖后自動(dòng)停止 。 （ 6） 思考題： 用 MAX+plusII進(jìn)行優(yōu)化設(shè)計(jì)后 ， 具體說(shuō)明并比較組合電路乘法器與本乘法器的邏輯資源占用情況和運(yùn)行速度 。 （ 7） 實(shí)驗(yàn)報(bào)告： 根據(jù)例 832至 835， 詳細(xì)分析圖 85中個(gè)模塊的邏輯功能 ， 及其它們工作原理 ， 詳細(xì)記錄并分析實(shí)驗(yàn) 2和實(shí)驗(yàn)3的過(guò)程和結(jié)果 ， 完成實(shí)驗(yàn)報(bào)告 。 實(shí)驗(yàn) 81 移位相加 8位硬件乘法器電路設(shè)計(jì) 實(shí) 驗(yàn) 實(shí)驗(yàn) 81 移位相加 8位硬件乘法器電路設(shè)計(jì) 圖 85 8位乘法器邏輯原理圖
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