【正文】 CLR CLR3輸入一個負(fù)脈沖）。 （ 3）進(jìn)行器件編程（定義自循環(huán)寄存器的輸入 /輸出引腳號）。 （ 4）連線驗(yàn)證所設(shè)計(jì)電路的正確性 預(yù)置初始狀態(tài)（與波形仿真相同），自循環(huán)寄存器的PRNi和 CLRi端連接到開關(guān)的電平輸出插空，輸入端 CLK引腳連接到實(shí)驗(yàn)系統(tǒng)的單脈沖輸出插孔，輸出端 Q0、 Q Q Q3連接到 LED顯示燈。由時鐘 CLK輸入端輸入單脈沖，觀察并記錄Q0、 Q Q Q3的狀態(tài)變化。 燕山大學(xué)電子實(shí)驗(yàn)中心 5．同步計(jì)數(shù)器 所謂同步計(jì)數(shù)器是指計(jì)數(shù)器中各觸發(fā)器統(tǒng)一使用同一輸入輸入時鐘脈沖（計(jì)數(shù)脈沖）信號，在同一時刻所有觸發(fā)器同時翻轉(zhuǎn)并產(chǎn)生進(jìn)位信號。 燕山大學(xué)電子實(shí)驗(yàn)中心 (1)用 74LS191構(gòu)成一個 2位十六進(jìn)制計(jì)數(shù)器，并進(jìn)行波形仿真。 燕山大學(xué)電子實(shí)驗(yàn)中心 (2)用 74LS160構(gòu)成一個 2位 BCD碼計(jì)數(shù)器，并進(jìn)行波形仿真。 燕山大學(xué)電子實(shí)驗(yàn)中心 實(shí)驗(yàn)四 基于 VHDL的基本邏輯電路設(shè)計(jì) 實(shí)驗(yàn)?zāi)康模? 學(xué)會使用 VHDL語言設(shè)計(jì)數(shù)字單元電路的方法 。 掌握用 VHDL語言設(shè)計(jì)的數(shù)字單元電路的調(diào)試 ， 波形仿真的方法 。 燕山大學(xué)電子實(shí)驗(yàn)中心 （一）基于 VHDL的組合邏輯電路設(shè)計(jì) 用 VHDL語言編寫實(shí)現(xiàn)下列器件功能的程序并進(jìn)行編譯、波形仿真。 LED譯碼器 1:4數(shù)據(jù)分配器 （功能說明見實(shí)驗(yàn)二 .(二 ).6） （功能說明見實(shí)驗(yàn)二 .(二 ).2） 7位奇偶校驗(yàn)電路（功能說明見實(shí)驗(yàn)二 .(二 ).4） ，設(shè)計(jì) 4位二進(jìn)制數(shù)字比較器 燕山大學(xué)電子實(shí)驗(yàn)中心 （二）基于 VHDL的時序電路設(shè)計(jì) 用 VHDL語言編寫實(shí)現(xiàn)下列器件功能的程序并進(jìn)行編譯 、 波形仿真與器件編程 ，并測試其功能 。 （ 1）觸發(fā)器和鎖存器：設(shè)計(jì)一個 D觸發(fā)器 （ 2）計(jì)數(shù)器，設(shè)計(jì)一位十進(jìn)制計(jì)數(shù)器（ BCD碼計(jì)數(shù)器） 注： VHDL程序范例見附件 1“ 六進(jìn)制計(jì)數(shù)器 ” 燕山大學(xué)電子實(shí)驗(yàn)中心 （二）時序電路設(shè)計(jì) （ 3） 4位移位寄存器設(shè)計(jì) a. 4位右移寄存器功能要求 ， 四位數(shù)據(jù)并行一次輸入 ， 串行右移依次輸出 ， 高位填充 “ 0” 。 b. 4位左移寄存器 2功能要求 ， 四位數(shù)據(jù)串行左移依次輸入 ， 并行一次輸出 。 燕山大學(xué)電子實(shí)驗(yàn)中心 VHDL語言設(shè)計(jì)范例 燕山大學(xué)電子實(shí)驗(yàn)中心 實(shí)驗(yàn)五數(shù)字系統(tǒng)設(shè)計(jì)綜合實(shí)驗(yàn) （ 一 ） 設(shè)計(jì)一個十進(jìn)制脈沖計(jì)數(shù)裝置 1． 電路元器件： 燕山大學(xué)電子實(shí)驗(yàn)中心 (一 )設(shè)計(jì)一個十進(jìn)制脈沖計(jì)數(shù)裝置 2． 實(shí)驗(yàn)步驟 （ 1） 自行設(shè)計(jì) BCD7段 LED譯碼器 、 十進(jìn)制計(jì)數(shù)器； （ 2） 對所設(shè)計(jì)電路進(jìn)行仿真 、 綜合 、 編程下載； （ 3） 將所設(shè)計(jì)的元器件進(jìn)行連接 ， 構(gòu)成十進(jìn)制計(jì)數(shù)器顯示裝置 。 燕山大學(xué)電子實(shí)驗(yàn)中心 3． 實(shí)驗(yàn)說明 實(shí)驗(yàn)系統(tǒng)數(shù)碼管顯示模塊：設(shè)計(jì)了 6個共陰七段數(shù)碼管如下圖 ， 數(shù)碼管段選線 LED_PORT（ A、 B、 C、 D、 E、 F、 G、DP） 高電平有效 ， 數(shù)碼管位選線 LED_CS（ LED LEDLED LED LED LED6） 高電平有效 。 燕山大學(xué)電子實(shí)驗(yàn)中心 （二）設(shè)計(jì)一個 1位 BCD加法器并顯示計(jì)算結(jié)果的裝置 1． 元器件： BCD7段 LED譯碼器 ， 7段共陰數(shù)碼顯示器 ， 進(jìn)位指示燈 （ 亮表示有進(jìn)位 ， 滅表示無進(jìn)位 ） ， BCD碼加法器 ， 電平開關(guān) （ 4bit 2） 。 2． 實(shí)驗(yàn)要求 該裝置輸入兩路 BCD數(shù)據(jù) （ 被加數(shù)與加數(shù) ） 后 ，再輸入一個啟動運(yùn)算脈沖 ， 加法器完成加法運(yùn)算并將運(yùn)算結(jié)果顯示出來 （ 7段 LED顯示和數(shù) ，LED指示燈顯示進(jìn)位 ,若輸入數(shù)據(jù)不是 BCD數(shù) ，應(yīng)顯示錯誤符 E） 。 燕山大學(xué)電子實(shí)驗(yàn)中心 （ 三）設(shè)計(jì)一個檢測 10bits代碼中 “ 1”的個數(shù)并顯示檢測結(jié)果的裝置 要求： 設(shè)計(jì)檢測 10位二進(jìn)制代碼中 “ 1”的個數(shù)的檢測器，檢測結(jié)果經(jīng) BCD7段譯碼器，在數(shù)碼管顯示檢測結(jié)果。利用實(shí)驗(yàn)系統(tǒng)的資源，對設(shè)計(jì)的電路進(jìn)行組裝和功能檢測。 燕山大學(xué)電子實(shí)驗(yàn)中心 （ 四）設(shè)計(jì)一個 10秒定時器并顯示及時數(shù)的裝置 任務(wù)與要求： 設(shè)計(jì)一個四兆分頻器 ， 十進(jìn)制計(jì)數(shù)器 ，BCD7段譯碼器 ， 利用實(shí)驗(yàn)系統(tǒng)的資源 ，對設(shè)計(jì)的電路進(jìn)行組裝和功能檢測 。 定時器要求有啟動定時器工作的按鈕 。 燕山大學(xué)電子實(shí)驗(yàn)中心 （五）設(shè)計(jì) 1秒移動一位的 10bit循環(huán)跑馬燈裝置 任務(wù)與要求：設(shè)計(jì)一個 1秒移動一位的 10位循環(huán)移位寄存器 ， 并用 LED指示燈觀察移動效果 。 利用實(shí)驗(yàn)系統(tǒng)的資源 ， 對設(shè)計(jì)的電路進(jìn)行組裝和功能檢測 。 燕山大學(xué)電子實(shí)驗(yàn)中心 （六）數(shù)字鐘設(shè)計(jì) 任務(wù)與要求： 充分利用 CPLD實(shí)驗(yàn)系統(tǒng)提供的硬件資源，用 VHDL語言（或 VHDL語言與組合邏輯圖像結(jié)合）設(shè)計(jì)一個分（兩位）、秒（兩位）計(jì)時器。 燕山大學(xué)電子實(shí)驗(yàn)中心 Maxplus2使用整體流程 原理圖設(shè)計(jì)（或 VHDL） 編譯 波形仿真 器件選擇 編譯 管腳分配 編譯 下載 燕山大學(xué)電子實(shí)驗(yàn)中心