vlsi設(shè)計(jì)基礎(chǔ)ppt課件-資料下載頁(yè)
2025-05-05 18:31本頁(yè)面
【正文】 Channel Punchthrough Voltage） ? PN結(jié)擊穿（ Junction Breakdown） ? 厚柵氧（場(chǎng)區(qū)氧化層）晶體管（ FIELD OXIDE TRANSISTORS）： ? 閾值電壓（ Threshold） ? 倒相器（ INVERTERS）： ? 輸出高電平（ Vout, high） ? 輸出低電平（ Vout, low） ? 倒相器閾值（ Inverter Threshold (Vinv)） ? 倒相器閾值處的增益（ Gain at Inverter Threshold） ? 電容（ CAPACITORS）： ? 平板電容（ Area Capacitance） ? 邊緣電容（ Fringe Capacitance） ? 環(huán)行振蕩器（ RING OSCILLATOR）： ? 頻率（ Frequency） PCM部分測(cè)試參量 VLSI設(shè)計(jì)基礎(chǔ) 3 東南大學(xué)電子科學(xué)與工程學(xué)院 （ 25） 測(cè)試圖形及參數(shù)測(cè)量 .5 示例 1： 薄層電阻測(cè)量 基于范德堡 （ Van der Pauw） 原理 。 測(cè)量過(guò)程： ? 在相鄰的兩個(gè)臂間注入電流 IF（如 AB） ； ? 測(cè)量另兩臂間電壓（如 CD，得 VCD）； ? 旋轉(zhuǎn) 90度，再注入電流 IF（ BC） ； ? 再測(cè)量電壓（ AD，得 VAD）。 薄層電阻 ? ?FADCDs I VVR 22lnπ ???設(shè)計(jì)工程師只關(guān)心電參量測(cè)試結(jié)果 VLSI設(shè)計(jì)基礎(chǔ) 3 東南大學(xué)電子科學(xué)與工程學(xué)院 （ 26） 測(cè)試圖形及參數(shù)測(cè)量 .5 示例 2： 本征導(dǎo)電因子測(cè)量 外推閾值電壓測(cè)量 由外推閾值電壓測(cè)量曲線獲得。 由薩方程 可知：外推直線斜率 可得本征導(dǎo)電因子。 ])(2[ DSTNGSNDS VVVKI ??DSN VLWKS ???????? 2VLSI設(shè)計(jì)基礎(chǔ) 3 東南大學(xué)電子科學(xué)與工程學(xué)院 （ 27） 本章闡述設(shè)計(jì)與工藝接口： .5 ?工藝對(duì)設(shè)計(jì)的制約 ?工藝抽象 — 幾何設(shè)計(jì)規(guī)則 ?工藝抽象 — 電學(xué)規(guī)則、器件模型 ?工藝監(jiān)控與參數(shù)提取 — PCM 電路、版圖設(shè)計(jì) 標(biāo)準(zhǔn)化工藝 電學(xué)、幾何設(shè)計(jì)規(guī)則 （設(shè)計(jì)文件、規(guī)范） PCM，工藝檢查 工藝確認(rèn)
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