dspbuilder設(shè)計(jì)ppt課件-資料下載頁(yè)
2025-05-05 12:09本頁(yè)面
【正文】 需要的器件系列，默認(rèn)為 Stratix系列器件，對(duì)此可以修改。在此選為 Cyclone II。 ? 在“ Device”中默認(rèn)為 Auto，即由 Quartus II自動(dòng)決定使用該器件系列中的某一個(gè)具體型號(hào)的器件。在此輸入 EP2C35F672C6。 ? 點(diǎn)擊 Simple標(biāo)簽頁(yè)中的 Compile按鈕，等待編譯完后點(diǎn) OK。 ? 點(diǎn)擊 “ Compile”( 編譯 ) 按 鈕 后 ， Signal Compiler首先對(duì) sinwaveout模型進(jìn)行分析 ，檢查模型有無(wú)錯(cuò)誤 ， 并在 Matlab命令窗口中給出相關(guān)信息 。 ? 若有錯(cuò)誤 (Error)存在 ， Signal Compiler就會(huì)停止分析過(guò)程 ， 并把錯(cuò)誤信息顯示在信息框 “ Message”中 。 如果有警告 (Warning)存在 ， 同錯(cuò)誤一樣把警告信息顯示在信息框“ Message”中 。 ? 把模型文件 MDL轉(zhuǎn)換成 VHDL ? 完成 Simulink文件 (*.mdl)到 VHDL文件的轉(zhuǎn)換后，在“ Messages”信息提示框中會(huì)顯示“ Generating HDL”，即頂層文件。 Sinwaveout模型生成的 VHDL文件“ ”可以在文件夾 sinwaveout中找到。 ? 若有錯(cuò)誤，在“ Messages”信息提示框中會(huì)顯示簡(jiǎn)短的出錯(cuò)提示。 出現(xiàn) MDL to VHDL信息 ? 綜合 – 調(diào)用 QuartusII完成綜合過(guò)程。綜合后生成原子網(wǎng)表供適配器使用，并自動(dòng)生成 QuartusII可調(diào)用的工程。 ? QuartusII適配 – 調(diào)用 QuartusII完成編譯適配過(guò)程，生成編程文件： pof文件和 sof文件。編程文件可以直接用于 FPGA的編程配置。 Signal Compiler窗口 ? “Message”信息框中提示信息 ? Info: Generating HDL ? Info: Analyzing Simulink model – Info: Analysis was successful ? Info: Running Quartus II Analysis amp。 Synthesis – Info: Quartus II Analysis amp。 Synthesis was successful. 0 errors, 7 warnings ? Info: Running Quartus II Fitter – Info: Quartus II Fitter was successful. 0 errors, 2 warnings ? Info: Running Quartus II TimeQuest Timing Analyzer – Info: Quartus II TimeQuest Timing Analyzer was successful. 0 errors, 2 warnings ? Info: Running Quartus II Assembler – Info: Quartus II Assembler was successful. 0 errors, 0 warnings ? 在 Advance標(biāo)簽頁(yè)，可手動(dòng)進(jìn)行分析、綜合、布線(xiàn)和適配過(guò)程。 ? Simulink具有較為強(qiáng)大的錯(cuò)誤定位能力，對(duì)許多錯(cuò)誤可以在 Simulink模型中直接定位，用不同的顏色提示有錯(cuò)誤的 Simulink模塊(Block)。當(dāng) Signal Compiler分析當(dāng)前 DSP模型有錯(cuò)誤時(shí)，必須去除錯(cuò)誤才能繼續(xù) DSP Builder流程，即不會(huì)出現(xiàn) Signal Compiler窗口。 ? “SignalTap II”標(biāo)簽頁(yè)是嵌入式邏輯分析儀 SignalTap的設(shè)置。 ? 若要導(dǎo)出 VHDL文件，選擇 Export標(biāo)簽頁(yè) ? 進(jìn)行門(mén)級(jí)的時(shí)序仿真仍然是十分重要的，SignalCompiler已將 MATLAB上的仿真信息轉(zhuǎn)變成了可用于 QuartusII進(jìn)行時(shí)序仿真的激勵(lì)信息及相關(guān)仿真文件：，因此能容易地完成此項(xiàng)任務(wù)。 ? 打開(kāi) QuartusII環(huán)境，選擇“ File”→“Open Project …” ，定位到 sinwaveout模型所在路徑目錄，打開(kāi) DSP Builder建立的 QuartusII工程文件： 在 Quartus II中打開(kāi) sinout quartus ? 選擇器件型號(hào) 。 選擇菜單“ Assignments”→“Device ...”， 在相應(yīng)的對(duì)話(huà)框中選 擇 合 適 的 器 件 ， 如 EP1K100QC2083( 或者EP20KE系列的器件 )。 ? 首先打開(kāi) ， 了解端口情況 ， 確定引腳 。 鎖定管腳 (Pin) ， 選擇菜單“ Assignments”→“Assign Pins ...”， 對(duì)應(yīng) FPGA開(kāi)發(fā)板上的硬件連接 ， 鎖定 Pin。 ? 接著進(jìn)行編譯，完成適配過(guò)程。選擇菜單“ Processing”→“Start Compilation ...” ，等待Quartus II編譯完成。 硬件測(cè)試 ? 最后是進(jìn)行硬件的下載，連接好 FPGA開(kāi)發(fā)板。下載完畢后，就可以對(duì)硬件進(jìn)行測(cè)試。 ? 加上 clcok信號(hào)，用示波器檢測(cè) D/A的輸出。把鍵控 SinCtrl設(shè)置為有效，在示波器上觀(guān)察產(chǎn)生的正弦波。 ? 將實(shí)測(cè)結(jié)果與在計(jì)算機(jī)上進(jìn)行的時(shí)序仿真結(jié)果進(jìn)行比較。 ? 若再想改動(dòng) Simulink中的 ，應(yīng)注意兩點(diǎn)： ? 內(nèi)部電路結(jié)構(gòu)和設(shè)置可以改，但端口信號(hào)名不要改，如輸入的 SinCtrl， SinOut，因?yàn)榇诵盘?hào)的引腳已被鎖定，不便改變； ? 改動(dòng) VHDL文件轉(zhuǎn)換，不宜作綜合，否則將把原來(lái)設(shè)定好的引腳全部沖掉。為了保存引腳信息，綜合與適配兩項(xiàng)操作必須在進(jìn)入 QuartusII后進(jìn)行。 ? 建立完成設(shè)計(jì)后，還可以利用 Quartus II對(duì)DSP Builder設(shè)計(jì)的電路系統(tǒng)建立一個(gè)元件模塊，以便用于更大的系統(tǒng)設(shè)計(jì)的調(diào)用。 實(shí)驗(yàn) ? 在 simulink中設(shè)計(jì)一個(gè) 32階低通濾波器，采樣頻率 5K，截止頻率 。 然后用 ，得到濾波結(jié)果。要求： ? （ 1）在 Simulink中建立數(shù)學(xué)模型并仿真。生成 .vhd文件。 ? （ 2）提交紙質(zhì)設(shè)計(jì)報(bào)告和程序的電子版。 ? （ 2）報(bào)告要求：原理，參數(shù)設(shè)置，模型圖截圖，輸入和結(jié)果波形圖。 ? （ 3）提交日期： 2022年 4月 30日。
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