dspbuilder設(shè)計ppt課件(已修改)
2025-05-17 12:09 本頁面
【正文】 DSP Builder工具及設(shè)計流程 ? DSP Builder是 Altera公司提供的一種 DSP系統(tǒng)設(shè)計工具，是 Matlab/Simulink設(shè)計工具和 QuartusII設(shè)計工具之間的一個橋梁，把 Matlab/Simulink中的ＤＳＰ系統(tǒng)設(shè)計轉(zhuǎn)化為ＨＤＬ文件，在 QuartusII工具中實現(xiàn)到具體的器件中。 ? 產(chǎn)生于 Matlab\DSP Builder\Quartus II流程的 DSP模塊或其他功能模塊可以成為單片 FPGA電路系統(tǒng)中的一個組成部分，擔(dān)任某個局部電路的功能； ? 通過 Matlab\DSP Builder，可以直接為 Nios II嵌入式處理器設(shè)計各類加速器，成為 Nios II系統(tǒng)的一個接口設(shè)備，與整個片內(nèi)嵌入式系統(tǒng)融為一體。 ? DSP Builder是一個系統(tǒng)級 (或算法級 )設(shè)計工具，它架構(gòu)在多個軟件工具之上，并把系統(tǒng)級和 RTL級兩個設(shè)計領(lǐng)域的設(shè)計工具連接起來，最大程度地發(fā)揮了兩種工具的優(yōu)勢。 DSP Builder及其設(shè)計流程 ? DSP Builder以 Simulink的 Blockset出現(xiàn)，可以在 Simulink中進行圖形化設(shè)計和仿真，通過SignalCompiler把 Matlab/Simulink的設(shè)計文件(.mdl)轉(zhuǎn)成相應(yīng)的硬件描述語言 VHDL設(shè)計文件 (.vhd)，以及用于控制綜合與編譯的 TCL腳本。而對后者的處理可以由 FPGA/CPLD開發(fā)工具 Quartus II來完成。 ? 在 Simulink中搭建系統(tǒng)的模型進行仿真，并可從該模型自動生成可綜合的 VHDL代碼，兩者的邏輯功能一一對應(yīng)。 ? 得到可綜合的 VHDL代碼之后，可以按傳統(tǒng)的FPGA開發(fā)流程那樣手工對代碼進行綜合和適配，在不需要對代碼進行修改時，可以使用 DSP Builder提供的自動流程，在 Simulink集成環(huán)境中直接調(diào)用特定的綜合器和適配器執(zhí)行生成的相應(yīng)腳本在后臺進行綜合和適配。 ? DSP Builder還可以輸出 Simulink中使用的仿真激勵，并生成測試平臺和在 Model Sim中使用的腳本，只需要在 Model Sim中執(zhí)行此腳本就可以使用所輸出的 Simulink中使用的仿真激勵對實現(xiàn)代碼的邏輯功能進行測試。 ? 利用 DSP Builder進行DSP設(shè)計的流程框圖。 Simulink模型仿真綜合(Quartus II,LeonardoSpectrum,Synplify)ATOM Netlist產(chǎn)生Quartus IIHDL仿真(ModelSim)綜合(Quartus II,LeonardoSpectrum,Synplify)Quartus II生成編程文件(.pof,.sof)下載至硬件自動流程手動流程mdl轉(zhuǎn)成vhdlMatlabSimulink建立模型DSP Builder設(shè)計流程 ? 第一步是在 Matlab的 Simulink環(huán)境中建立一個 mdl模型文件，調(diào)用 Altera DSP Builder和其它 Simulink庫中的圖形模塊 (Block)，構(gòu)成設(shè)計框圖 (或稱Simulink設(shè)計模型 )。 ? 第二步是利用 Simulink強大的圖形化仿真、分析功能，分析此設(shè)計模型的正確性，完成模型仿真。 ? 在這兩步中，與一般的 Matlab Simulink建模過程幾乎沒有什么區(qū)別，所不同的是設(shè)計模型庫采用Altera DSP Builder的 Simulink庫。 DSP Builder設(shè)計流程 ? 第三步是 DSP Builder設(shè)計實現(xiàn)的關(guān)鍵一步，通過 SignalCompiler把 Simulink的模型文件(后綴為 .mdl)轉(zhuǎn)化成通用的硬件描述語言VHDL文件 (后綴為 .vhd)。 ? 由于 EDA工具軟件 (諸如 Quartus II、ModelSim)不能直接處理 Matlab的 .mdl文件，這就需要一個轉(zhuǎn)換過程。轉(zhuǎn)換獲得的 HDL文件是基于 RTL級 (寄存器傳輸級 )的 VHDL描述。 ? 再接下來的幾個步驟是對以上設(shè)計產(chǎn)生的VHDL的 RTL代碼和仿真文件進行綜合、編譯適配以及仿真。為了針對不同用戶的設(shè)計目的和設(shè)計要求， DSP Builder提供了兩種不同的設(shè)計流程，主要可以分為自動流程和手動流程。 ? 如果采用 DSP Builder的自動流程，幾乎可以忽略硬件的具體實現(xiàn)過程， DSP Builder自動調(diào)用 Quartus II等 EDA設(shè)計軟件，完成綜合 (Synthesis)、網(wǎng)表 (ATOM Netlist)生成和 Quartus II適配，甚至在 Matlab中完成FPGA的配置下載過程。 ? 如果希望使用其它第三方的 VHDL綜合器和仿真器 (除 Synplify、 LeonardoSpectrum和 Quartus II綜合器及 ModelSim外 )，或是希望完成特定的適配設(shè)置，如邏輯鎖定、時序驅(qū)動編譯、 ESB特定功能應(yīng)用等，可以選用手動流程設(shè)計。 ? 在手動流程中，可以靈活地指定綜合、適配條件。不過，需要手動地調(diào)用 VHDL綜合器進行綜合，調(diào)用 Quartus II進行適配，調(diào)用 ModelSim或者 Quartus II進行仿真，最后用 Quartus II產(chǎn)生相應(yīng)的編程文件用于 FPGA的配置。 ? 采用手動流程時，除了行為級仿真驗證和設(shè)計輸入外，其它過程與標(biāo)準(zhǔn)的基于 VHDL的 EDA設(shè)計流程是完全一致的。由上一步 DSP Builder設(shè)計流程得到 VHDL文件 (由 Simulink模型文件 *.mdl通過 SignalCompilder轉(zhuǎn)換而成 )，送入綜合器進行綜合。 ? 綜合器可以是 Synplify Pro，也可以是 LeonardoSpectrum，或者采用 Altera自己的 Quartus II。在綜合時，可能需要對綜合器進行配置或者提供綜合的約束條件。由于這個過程操作可能比較繁瑣，所以 DSP Builder的 SignalCompiler相應(yīng)提供了一個接口，針對設(shè)計，自動產(chǎn)生一個 TCL腳本與綜合器 Synplify或者 LeonardoSpectrum相接。 ? 綜合器在綜合操作后會產(chǎn)生一個網(wǎng)表文件 ， 以供下一個流程使用 。 這里產(chǎn)生的網(wǎng)表文件稱為 ATOM網(wǎng)表文件 ， 主要是 EDIF 網(wǎng) 表 文 件 (.edf 電 子 設(shè) 計 交 換 格 式 文 件 ) 或VQM(.vqm Verilog Quartus Mapping Fil
教學(xué)課件相關(guān)推薦
鄂ICP備17016276號-1