【正文】 rp M rn V DD 線性阻抗區(qū) 歸一化的電阻 串?dāng)_ 基本概念 ? 串?dāng)_ Crosstalk：兩條互連線間距很近時(shí)，一條線上的脈沖電壓通過寄生電容耦合 (或電感耦合 ,但在目前的工藝中不重要）在另一條線上引起寄生信號(hào)。 ? 串?dāng)_的大小取決于線間耦合電容的大小 (Cc)以及線間電壓差隨時(shí)間的變化速率(dV12/dt)。 ?????????dtdVCdtVVdCdtdVCi ccc 12211212)(21 的耦合電流至線線 串?dāng)_ 線間耦合電容 線間距 S越小 → 耦合電容越大 → 串?dāng)_越嚴(yán)重 單位長(zhǎng)度耦合電容 總耦合電容 串?dāng)_ 2線間耦合等效電路 梯形等效電路 π 形等效電路 2條平行互連線 π 形等效電路 3條平行互連線 串?dāng)_ 3線間耦合等效電路 線上電荷 解析表示 矩陣表示 電流方程 串?dāng)_ 3線間耦合模型 總的平板電容 底部及邊緣的影響 側(cè)面的影響 四角的影響 為平板底面積wlA ? 為平板周長(zhǎng))(2 lwP ?? 串?dāng)_ 層間串?dāng)_ :平板電容 總的重疊電容 為重疊面積21 wwA ov ?Metal2 Metal1 為了使重疊面積盡量小，版圖設(shè)計(jì)時(shí)應(yīng)使相鄰兩層連線交叉時(shí)相互垂直 串?dāng)_ 層間串?dāng)_ :重疊電容 XYV XC XYC Y 串?dāng)_ 對(duì)浮空線的串?dāng)_ 擾動(dòng)線（高擺幅時(shí)產(chǎn)生的擾動(dòng)大） 浮空線（低擺幅時(shí)對(duì)擾動(dòng)敏感） 實(shí)例 動(dòng)態(tài)電路中的預(yù)充電節(jié)點(diǎn) V ( 7 . 5 % )???????xxyyxyyxVCCCVV 時(shí)線間耦合電容 ? 浮空線串?dāng)_特點(diǎn)：干擾電壓留存，并可能與后續(xù)干擾疊加而產(chǎn)生更糟的影響！ ? 常見浮空線：動(dòng)態(tài)存儲(chǔ)器、片上總線、動(dòng)態(tài)邏輯電路中的預(yù)充電節(jié)點(diǎn)等 6fF C Y C XY V DD PDN CLK CLK In 1 In 2 In 3 Y X V 0 V 3 x 1 ?m覆蓋 串?dāng)_ 對(duì)被驅(qū)動(dòng)線的串?dāng)_ ? 被驅(qū)動(dòng)線串?dāng)_特點(diǎn)：干擾電壓隨時(shí)間變化，最終會(huì)趨于 0 ? 當(dāng) trηxy時(shí)， Δ Vy隨時(shí)間的變化按時(shí)間常數(shù) ηxy而 指數(shù)衰減； 當(dāng) tr≥ηxy時(shí)， Δ Vy隨時(shí)間的變化有一峰值，峰值高度隨 tr?而 ? ? 驅(qū)動(dòng)源阻抗 Ry ?→ ηxy? → 串?dāng)_ ? )( yxyyxy CCR ???擾動(dòng)線（高擺幅時(shí)產(chǎn)生的擾動(dòng)大） 被擾動(dòng)線（低擺幅時(shí)對(duì)擾動(dòng)敏感） yV? 串?dāng)_ 抑制串?dāng)_的途徑 ? 盡量避免節(jié)點(diǎn)浮空 ? 對(duì)串?dāng)_敏感的節(jié)點(diǎn)（低擺幅、浮空）應(yīng)盡量遠(yuǎn)離全擺幅信號(hào)線 ? 在時(shí)序允許的前提下，盡量加大信號(hào)的上升（下降）時(shí)間，但會(huì)使開關(guān)功耗加大 ? 在敏感的布線網(wǎng)絡(luò)中采用差分信號(hào)傳輸方法，使串?dāng)_信號(hào)成為不影響電路工作的共模信號(hào)源 ? 相鄰（同層，異層）導(dǎo)線盡量不要平行，相鄰層盡量垂直走線，平行走線盡量遠(yuǎn)離 ? 在兩個(gè)信號(hào)線之間加一條屏蔽線，或者在兩個(gè)信號(hào)層之間加一個(gè)屏蔽層，屏蔽線或屏蔽層接 GND或 VDD，使線間電容成為接地電容，但會(huì)增加電容負(fù)載 SS SV V SGSSVGV 串?dāng)_ 抑制串?dāng)_的布線方式 ← 線間、層間加屏蔽 密集型布線結(jié)構(gòu)（ DWF） → VDD Signal GND GND GND Shielding wire Substrate(GND) Shielding layer V DD 串?dāng)_ 串?dāng)_對(duì)延時(shí)的影響 假定 X、 Y、 Z上的信號(hào)同時(shí)翻轉(zhuǎn) ? 最壞情形 X、 Z翻轉(zhuǎn)方向相同且均與 Y相反 → Cc兩端的電壓擺幅是信號(hào)擺幅的 2倍 → 等效電容負(fù)載為 CL=CGND+4Cc→ 串?dāng)_使延時(shí)增加 ? 最好情形 X、 Z、 Y翻轉(zhuǎn)方向相同 → Cc兩端的電壓不變 → 等效電容負(fù)載為 CL=CGND→ 串?dāng)_對(duì)延時(shí)無影響 Y對(duì)地電容 線間耦合電容 串?dāng)_對(duì)電路延時(shí)的影響不僅與線間耦合電容的大小有關(guān)，還與信號(hào)的時(shí)序有關(guān) 串?dāng)_ 串?dāng)_對(duì)延時(shí)的影響 :實(shí)例 N位平行總線： 假定所有輸入同時(shí)翻轉(zhuǎn)，但翻轉(zhuǎn)方向可以不同。第 k條導(dǎo)線的傳播延時(shí)可表示為 因串?dāng)_而引入的延時(shí)比例系數(shù) ， 與相鄰的第 k1條和第 k+1條導(dǎo)線的翻轉(zhuǎn)狀況有關(guān) 導(dǎo)線對(duì)地電容 導(dǎo)線電阻 驅(qū)動(dòng)器的等效電阻 最好情形 → 最壞情形 → （單位長(zhǎng)度對(duì)地電容） 單位長(zhǎng)度線間電容）wiccr (? 串?dāng)_ 抑制串?dāng)_延時(shí)的途徑 ? 電路優(yōu)化：針對(duì)延時(shí)的瓶頸單元 ? 版圖優(yōu)化：加入屏蔽線和屏蔽層 ? 布線結(jié)構(gòu)優(yōu)化：采用預(yù)定義、保守的布線結(jié)構(gòu) ? 時(shí)序優(yōu)化：消除或避免引起最壞情形的導(dǎo)線翻轉(zhuǎn) ← 通過給總線插入編解碼，可消除“有害”的翻轉(zhuǎn)，但會(huì)增加額外的硬件和延時(shí)開銷，要綜合考慮 Encoder Decoder Bus In Out 布局布線 布局要求 ? 布局要求 ? 總面積盡量小 ? 總連線長(zhǎng)度盡量短 ? 外輪廓盡量接近方形 ? 盡量分塊化、層次化 需布局的邏輯塊及其連接關(guān)系 初始布局 結(jié)果 分塊化 層次化 布局布線 可分塊布局 布局布線 不 可分塊布局 ? 全局布線：確定各單元塊之間的連接路徑 ? 細(xì)節(jié)布線：確定實(shí)現(xiàn)這些路徑的物理信息 布局布線 布線步驟 ? 連線搜索：從起點(diǎn)到終點(diǎn)，尋找并確定布線路徑 ? 迷宮布線：在從起點(diǎn)到終點(diǎn)的所有可能路徑中，尋找最短路徑 布局布線 柵格布線模型 片上網(wǎng)絡(luò) 概念 ? Inter ? 對(duì)于給定的范圍和大量連接點(diǎn)能夠一直正確地工作 ? 有一個(gè)思考周密的協(xié)議層，將功能、性能和可靠性方面的考慮分割開并相互獨(dú)立 ? Network on a chip ? 將互連線看作是通信信道，由互連網(wǎng)絡(luò)動(dòng)態(tài)地決定數(shù)據(jù)包何時(shí)、何路徑進(jìn)行傳輸 ? 引入糾錯(cuò) /重發(fā)機(jī)制，允許傳輸信號(hào)出錯(cuò) END 第 14章 互連 互連線延時(shí)模型 互連線電阻與電容 ][ ????????? rlwlRR Sl i n e互連線電阻 ]F[clT lwCoxoxl i n e ???互連線電容][?? tR S ?薄層電阻]cm/[ ?? wRr S單位長(zhǎng)度電阻]F /c m[c單位長(zhǎng)度電容 集成電路物理結(jié)構(gòu) 分布電容和分布電阻 181512963 101010101010afpnμm?????? ??????????單位 集成電路物理結(jié)構(gòu) 互連的三維效應(yīng)