【導(dǎo)讀】課題是一個(gè)基于FPGA1010?點(diǎn)停車場(chǎng)車位顯示的設(shè)計(jì)，設(shè)計(jì)采用硬件描述語言。傳感器檢測(cè)車位信息，并設(shè)計(jì)轉(zhuǎn)換電路。分析綜合傳感器的性能特點(diǎn)，最終選用的是紅外反射光電傳感器。在程序設(shè)計(jì)方面，總。共用到兩個(gè)模塊：分組模塊，顯示模塊。在設(shè)計(jì)中選用Altera公司的FLEX10K系列的。硬件描述語言VHDL進(jìn)行設(shè)計(jì)編程。當(dāng)今電子系統(tǒng)數(shù)字化已成為有目共睹的趨勢(shì)。技術(shù)操作和系統(tǒng)構(gòu)成在整體上發(fā)生了質(zhì)的飛躍。EDA設(shè)計(jì)流程包括設(shè)計(jì)準(zhǔn)備、設(shè)計(jì)輸入、設(shè)計(jì)處理、器件編輯。EDA技術(shù)的設(shè)計(jì)大致可分為系統(tǒng)級(jí)設(shè)計(jì)、電路級(jí)設(shè)計(jì)和物理實(shí)現(xiàn)級(jí)設(shè)計(jì)?，F(xiàn)級(jí)設(shè)計(jì)主要是指IC版圖設(shè)計(jì)，一般由半導(dǎo)體廠家完成。EDA的發(fā)展趨勢(shì)是與工藝無。動(dòng)的方式自動(dòng)完成整個(gè)設(shè)計(jì)，從而大大縮短了產(chǎn)品的研制周期。系統(tǒng)級(jí)設(shè)計(jì)采用的是自頂向下的正向設(shè)計(jì)思想。和適配器生成最終的目標(biāo)器件，其設(shè)計(jì)流程如圖。

　　

【正文】 到芯片的下載，從而可免去以往 PLD 的那種拔插芯片的麻煩，且無需專門的編程器。具體操作如下： 基于 FPGA 的停車場(chǎng)停車位顯示系統(tǒng)設(shè)計(jì) 28 將帶有 EP1K100FC4841 芯片的實(shí)驗(yàn)板、 ByteBlaster 下載線及電源 安裝好，并將下載線接在計(jì)算機(jī)的并行口上。 選擇菜單 MAX+PLUSII— Programmer。在 Options 菜單上選中 Hardware Setup。在Hardware Type 中，選擇 ByteBlaster，在 Parallel Port 中，選擇 LPT1，然后按 OK，此時(shí)硬件連接完畢 并 返回。 下載成功后，得到整個(gè)系統(tǒng)電路的外引腳圖，如圖 所示。 clk 是時(shí)鐘信號(hào)， lock是鎖存信號(hào)， din[99..0]是整個(gè)電路的總線輸入接到 100 個(gè)紅外反射傳感器， hang[9..0]是行掃描輸出， lie[9...0]為列掃描輸出。 圖 系統(tǒng)電路外引角圖 基于 FPGA 的停車場(chǎng)停車位顯示系統(tǒng)設(shè)計(jì) 29 系統(tǒng) 設(shè)計(jì) 總體電路圖 系統(tǒng)設(shè)計(jì)頂層圖如圖 所示，輸入端分時(shí)鐘輸入 Clk， Lock 鎖存信號(hào)即系統(tǒng)掃描頻率， din[99… 0]總線輸入；輸出有 hang[9… 0]， lie[9… 0]分別對(duì)應(yīng)行列輸出。 圖 系統(tǒng)總電路圖 基于 FPGA 的停車場(chǎng)停車位顯示系統(tǒng)設(shè)計(jì) 30 整體設(shè)計(jì)電路仿真波形圖 將程序成功編譯后， 對(duì)整體設(shè)計(jì)電路進(jìn)行仿真 ，其仿真 波形如圖 所示 。 圖 總電路仿真波形 基于 FPGA 的停車場(chǎng)停車位顯示系統(tǒng)設(shè)計(jì) 31 結(jié)束語 本課題所涉及的領(lǐng)域不論是集成運(yùn)放本身，還 是 FPGA 芯片設(shè)計(jì)都是極具挑戰(zhàn)性的。由于 VHDL 語言的欠缺，在課題開始之初遇到了較大的困難。通過研讀專業(yè)書籍，翻閱有關(guān)文獻(xiàn)資料，對(duì)這一設(shè)計(jì)課題有了進(jìn)一步認(rèn)識(shí)。在理論學(xué)習(xí)的同時(shí)，通過仔細(xì)分析參考設(shè)計(jì)，并結(jié)合課題要求， 對(duì)設(shè)計(jì)整體思路有了較清晰的構(gòu)建 。借助一系列 EDA軟件，使用 VHDL 語言軟件編程。 FPGA 是具有強(qiáng)大功能的一種芯片。 FPGA（現(xiàn)場(chǎng)可編程門陣列）是專用集成電路（ ASIC）中集成度最高的一種，用戶可對(duì) FPGA 內(nèi)部的邏輯模塊和 I/O 模塊重新配置，以實(shí)現(xiàn)用戶的邏輯，因而也被用于對(duì) CPU 的模擬。用戶對(duì) FPGA 的編程數(shù)據(jù)放在 Flash芯片中，通過上電加載到 FPGA 中，對(duì)其進(jìn)行初始化。也可在線對(duì)其編程，實(shí)現(xiàn)系統(tǒng)在線重構(gòu)，這一特性可以構(gòu)建一個(gè)根據(jù)計(jì)算任務(wù)不同而實(shí)時(shí)定制的 CPU，這是當(dāng)今研究的熱門領(lǐng)域。 本設(shè)計(jì)主要完成了以下工作 :(1) 介紹了 FPGA的原理及其應(yīng)用。 (2) 介紹了 VHDL語言及其應(yīng)用。 (3) 實(shí)現(xiàn)傳感器對(duì)被測(cè)物的位置檢測(cè)。 (4) 用硬件描述語言完成了點(diǎn)陣顯示電路的設(shè)計(jì)。 知識(shí)的膨脹和更新，給我們帶來了巨大的壓力，如何更好的學(xué)習(xí)和掌握所學(xué)的知識(shí)以及把知識(shí)運(yùn)用在實(shí)際的應(yīng)用中是我們需要解決的一個(gè)重要問題 。這次畢業(yè)設(shè)計(jì)就給了我們一個(gè)理論和實(shí)際相結(jié)合的應(yīng)用機(jī)會(huì)。實(shí)際運(yùn)用對(duì)于大學(xué)生特別是工科大學(xué)生的實(shí)際工作能力的培養(yǎng)起到至關(guān)重要的作用。實(shí)際運(yùn)用的實(shí)踐有利于我們對(duì)知識(shí)的更深理解掌握和創(chuàng)新能力的培養(yǎng)。 這次畢業(yè)設(shè)計(jì)不僅鍛煉了我們針對(duì)實(shí)際問題進(jìn)行電子設(shè)計(jì)制作的能力，而且對(duì)于我們專業(yè)基礎(chǔ)課程的學(xué)習(xí)起到了積極的促進(jìn)作用。 在畢業(yè)設(shè)計(jì)的過程中我們學(xué)習(xí)和熟悉了當(dāng)今先進(jìn)電子器件的應(yīng)用、各類電路的設(shè)計(jì)方法和最新的電路設(shè)計(jì)手段如計(jì)算機(jī)輔助設(shè)計(jì)及計(jì)算機(jī)電路仿真，開闊了我們的視野，強(qiáng)化了我們的工程概念。 基于 FPGA 的停車場(chǎng)停車位顯示系統(tǒng)設(shè)計(jì) 32 參考文獻(xiàn) [1] 潘松 ，黃繼業(yè) ， EDA技術(shù)實(shí)用教程 （第二版） ， 科學(xué)出版社 ， 2020年 [2] 魏永廣， 現(xiàn)代傳感技術(shù)，東北大學(xué)出版社， 2020年 [3] 王道憲 ， CPLD/FPGA可編程邏輯器件應(yīng)用與開發(fā) ， 國(guó)防工業(yè)出版社， 2020年 [4] 趙雅興 ， 劉常椿 ， 數(shù)字電路與 FPGA， 人民郵電出版社 ， 2020年 [5] 徐志軍 ,徐光輝 ， CPLD/FPGA的開發(fā)與應(yīng)用 ， 電子工業(yè)出版社 ， 2020年 [6] 張亦華 ,延明 ， 數(shù)字電路 EDA 入門 — VHDL 程序?qū)嵗?， 北京郵電大學(xué)出版社 ， 2020年 [7] 楊小慧 ,許紅梅 ,楊會(huì)玲 ,電子技術(shù) EDA實(shí)踐 教程 ， 國(guó)防工業(yè)出版社 ， 2020年 [8] 張亦華 ,延明 ,數(shù)字邏輯設(shè)計(jì)實(shí)驗(yàn)技術(shù)與 EDA工具 ， 北京郵電大學(xué)出版社 ， 2020年 [9] 何希才 ， 傳感器及其應(yīng)用實(shí)例 ， 機(jī)械工業(yè)出版社 ， 2020年 [10] 侯國(guó)章 ， 賴一楠 ， 田思慶 ， 測(cè)試與傳感技術(shù) ， 2020年 [11] 孫國(guó)麗 ,朱維勇 ,欒銘 ， EDA與數(shù)字系統(tǒng)設(shè)計(jì) ， 機(jī)械工業(yè)出版社 ， 2020年 [12] 李瑜芳 ， 傳感技術(shù) ， 電子科技大學(xué)出版社 ， 1999年 [13] 何道清 ， 傳感器與傳感器技術(shù) ， 科學(xué)出版社 ， 2020年 [14] 潘松 ， 王國(guó)棟 ， VHDL使用教 ， 電子科技大學(xué)出版社 ， 2020年 [15] 何勇，王生澤 ， 光電傳感器及 其應(yīng)用 ， 化學(xué)工業(yè)出版社 ， 2020年 [16] 付家才 ， EDA 原理與應(yīng)用，化學(xué)工業(yè)出版社， 2020 年 [17] 黃仁欣， EDA 技術(shù)使用教程，清化大學(xué)出版社， 2020 年 [19] . ApplicationSpecific Integrated [J].1997 [20] Peter J. VHDL Science University of Adelaide South 基于 FPGA 的停車場(chǎng)停車位顯示系統(tǒng)設(shè)計(jì) 33 致 謝 在論文即將完成之際，我首先向關(guān)心幫助和指導(dǎo)我的導(dǎo)師 賀 xx 老師表示衷心的感謝并致以崇高的敬意！ 在論文工作中，一直得到導(dǎo)師的親切關(guān)懷和悉心指導(dǎo)。導(dǎo)師以其淵博的學(xué)識(shí)、嚴(yán)謹(jǐn)?shù)闹螌W(xué)態(tài)度、求實(shí)的工作作風(fēng)和他敏捷的思維 給我留下了深刻的印象，我將終生難忘。論文工作即將結(jié)束，回顧一個(gè)學(xué)期來的學(xué)習(xí)設(shè)計(jì)經(jīng)歷，面對(duì)現(xiàn)在的收獲，我感到無限欣慰。為此，我向熱心幫助過我的所有老師和同學(xué)表示由衷的感謝！特別感謝我同一課題設(shè)計(jì)組和同專業(yè)的同學(xué)所提供的大力支持和幫助！ 在我即將完成學(xué)業(yè)之際，我深深地感謝我的老師和家人給予我的全力支持！ 設(shè)計(jì)者 陳 xx 2020 年 6 月 15 日 基于 FPGA 的停車場(chǎng)停車位顯示系統(tǒng)設(shè)計(jì) 34 附 錄 系統(tǒng)設(shè)計(jì)程序清單 ： 1） 分組模塊設(shè)計(jì)程序 library ieee。 use 。 use 。 entity fenzu is port(clk:in std_logic。 lock:in std_logic。 din:in std_logic_vector(99 downto 0)。 qout0,qout1,qout2,qout3,qout4, qout5,qout6,qout7,qout8,qout9:out std_logic_vector(9 downto 0) )。 end。 architecture behave of fenzu is signal temp:std_logic_vector(99 downto 0)。 begin process(clk,din) begin if lock=39。139。 then temp=din。 elsif(clk39。event and clk=39。139。) then qout0=temp(9 downto 0)。 qout1=temp(19 downto 10)。 qout2=temp(29 downto 20)。 qout3=temp(39 downto 30)。 qout4=temp(49 downto 40)。 qout5=temp(59 downto 50)。 qout6=temp(69 downto 60)。 qout7=temp(79 downto 70)。 qout8=temp(89 downto 80)。 基于 FPGA 的停車場(chǎng)停車位顯示系統(tǒng)設(shè)計(jì) 35 qout9=temp(99 downto 90)。 end if。 end process。 end。 2）顯示模塊設(shè)計(jì)程序 library ieee。 use 。 use 。 entity display is port( clk:in std_logic。 din0,din1,din2,din3,din4, din5,din6,din7,din8,din9:in std_logic_vector(9 downto 0)。 hang:out std_logic_vector(9 downto 0)。 lie:out std_logic_vector(9 downto 0) )。 end。 architecture behave of display is signal h_count,l_count:std_logic_vector(3 downto 0)。 signal co:std_logic。 begin process(clk,din0,din1,din2,din3,din4,din5,din6,din7,din8,din9) begin if(clk39。event and clk=39。139。) then if(l_count9) then l_count=l_count+1。 co=39。039。 else l_count=0000。 co=39。139。 end if。 end if。 case l_count is when 0000 =lie=1111111110。 基于 FPGA 的停車場(chǎng)停車位顯示系統(tǒng)設(shè)計(jì) 36 when 0001 =lie=1111111101。 when 0010 =lie=1111111011。 when 0011 =lie=1111110111。 when 0100 =lie=1111101111。 when 0101 =lie=1111011111。 when 0110 =lie=1110111111。 when 0111 =lie=1101111111。 when 1000 =lie=1011111111。 when 1001 =lie=0111111111。 when others=null。 end case。 end process。 process(co) begin if co39。event and co=39。139。 then if(h_count9) then h_count=h_count+1。 else h_count=0000。 end if。 end if。 case h_count is when 0000 =hang=din0。 when 0001 =hang=din1。 when 0010 =hang=din2。 when 0011 =hang=din3。 when 0100 =hang=din4。 when 0101 =hang=din5。 when 0110 =hang=din6。 when 0111 =hang=din7。 when 1000 =hang=din8。 when 1001 =hang=din9。 when others=null。 基于 FPGA 的停車場(chǎng)停車位顯示系統(tǒng)設(shè)計(jì) 37 end case。 end process。 end。 38 附件 1： 大學(xué)本科畢業(yè)論文（設(shè)計(jì)）工作程序 工作程序及要求 完成 時(shí)間 第一階段（準(zhǔn)備階段） （一） 確定題目和指導(dǎo)教師 （系）成立畢業(yè)論文（設(shè)計(jì)）領(lǐng)導(dǎo)小組； （系）向教師（具有講師以上職稱或具有研究生學(xué)歷的助教）分派指導(dǎo)論文（設(shè)計(jì)）任務(wù)，院（系）公布備選題目一覽表； （系）召開指導(dǎo)教師和學(xué)生參加的畢業(yè)論文（設(shè)計(jì)）布置大會(huì)； 、學(xué)術(shù)特長(zhǎng)選定論文題目， 確定指導(dǎo)教師，也可與指導(dǎo)教師協(xié)商后確定論文題目 ； （系）將選題結(jié)果匯總