全定制施密特觸發(fā)器設(shè)計方案-資料下載頁
2025-04-30 22:47本頁面
【正文】 反相器版圖對例化的PMOS、NMOS及反相器進行調(diào)用，在新的版圖編輯窗口將調(diào)用的元件按電路原理圖擺放，計算好個器件之間的最小尺寸，以達到面積的優(yōu)化。 施密特觸發(fā)器版圖5物理驗證 設(shè)計規(guī)則檢查DRC設(shè)計規(guī)則是集成電路版圖各種幾何圖形尺寸的規(guī)范，DRC是在產(chǎn)生掩模圖形之前，按照設(shè)計規(guī)則對版圖幾何圖形的寬度、間距及層與層之間的相對位置等進行檢查，以確保設(shè)計的版圖沒有違反預定的設(shè)計規(guī)則，能在特定的集成電路制造工藝下流片成功，并且具有較高的成品率。不同的集成電路工藝都具有與之對應的設(shè)計規(guī)則，因此設(shè)計規(guī)則檢查與集成電路的工藝有關(guān)。一般情況下，手動繪制版圖過程中，每完成一部分都要進行DRC檢查。在版圖編輯界面，執(zhí)行菜單命令Verify→DRC…，啟動DIVA，彈出DRC窗口。，本次設(shè)計順利的通過了DRC檢測，完全滿足幾何尺寸方面的要求。 LVS檢查LVS有好幾個對比的對象，但通常是指版圖的提取與電路原理圖之間的對比，因此這兩個文件是一定要具備。首先進行版圖的提取。在inv 單元版圖編輯窗口執(zhí)行菜單命令Verify→Extract…命令進行版圖提取，直接點擊OK按鈕就可以完成提取，保存在當前庫。留意CIW中的提取提示。為避免版圖之間混淆，可以關(guān)閉sub 單元版圖編輯窗口，然后再在CIW窗口打開提取的版圖。File→Open…，打開提取的版圖進行LVS檢查。 打開提取版圖原理圖就是前面仿真的電路圖，一并打開。在提取的版圖窗口執(zhí)行菜單命令Verify→LVS…。 LVS表項在schematic或extracted項下可以采用browse按鈕選擇對應的單元和視圖，或者點擊各自對應的按鈕“Sel by Cursor”，然后再去點擊相應的scematic或者extracted版圖窗口，就會發(fā)現(xiàn)相應的空格位置已經(jīng)填上正確的內(nèi)容。點擊Run按鈕運行LVS檢查，點擊Close即可。 LVS結(jié)束提示，點擊Output按鈕查看相應的檢查報告。 LVS報告結(jié) 論 本次專業(yè)綜合課程設(shè)計是對我們所學知識的綜合運用，模擬了一次全定制的設(shè)計流程。這包括電路設(shè)計、原理圖的繪制、仿真與驗證、版圖繪制及物理驗證。在IC5141這個平臺上完成施密特觸發(fā)器的全定制設(shè)計。施密特觸發(fā)器的原理易于理解，因此在電路設(shè)計時沒有考慮太多。起初，我所用的原理圖含有電阻，在原理圖的仿真以及版圖繪制時都帶來了很多的問題。最終我放棄了這個含有電阻的方案，采用了報告中的完全由CMOS管構(gòu)成的電路。沒有了電阻方面的問題，才使得這次設(shè)計得以進行下去。在這過程中我對IC5141這個平臺有了更全面的了解，同時對這個平臺有了一定的掌握。電路原理圖的繪制相對的容易一些，但在版圖繪制時總是出現(xiàn)這樣或那樣的問題，并且都是幾何規(guī)則方面的問題，修改起來十分的耗時，同時也使人變得急躁起來。所以平常心很重要，越是急于求成，結(jié)果越是不理想。本次設(shè)計也止步于LVS，由于時間的關(guān)系及能力上的不足只完成了DRC的驗證，沒有通過LVS。感謝給予我?guī)椭睦蠋熀屯瑢W。參考文獻[1] [2] Rabaey,[3] . [4] . 10[5] 22
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