【導(dǎo)讀】4、選用適當(dāng)可編程邏輯器件進(jìn)行硬件實(shí)現(xiàn)；

　　

【正文】 調(diào)制解調(diào)系統(tǒng)在示波器上的顯示 圖 示波器顯示的調(diào)制信號(hào)的結(jié)果 通 信 工 程 專(zhuān) 業(yè) 課 程 設(shè) 計(jì) Ⅱ 20 從圖中可以明顯的分辨出有兩種不同頻率的載波。 可見(jiàn)示波器的波形與圖 相似，說(shuō)明程序正確，在 EDA 實(shí)驗(yàn)板 上燒制 成功。 圖 示波器顯示的調(diào)制 信號(hào) 放大 的結(jié)果 從以上兩幅圖中可以看出輸出的波形都有毛刺，這是由于 信號(hào)在 FPGA 器件中通過(guò)邏輯單元連線時(shí)，一定存在延時(shí)。延時(shí)的大小不僅和連線的長(zhǎng)短和邏輯單元的數(shù)目有關(guān)，而且也和器件的制造工藝、工作環(huán)境等有關(guān)。因 此， 信號(hào)在器件中傳輸?shù)臅r(shí)候，所需要的時(shí)間是不能精確估計(jì)的，當(dāng)多路信號(hào)同時(shí)發(fā)生跳變的瞬間，就產(chǎn)生了“競(jìng)爭(zhēng)冒險(xiǎn)”。這時(shí)，往往會(huì)出現(xiàn)一些不正確的尖峰信 號(hào)，這些尖峰信號(hào)就是“毛刺”。另外，由于 FPGA 以及其它的 CPLD 器件內(nèi)部的分布電容和電感對(duì) 電路中的毛刺基本沒(méi)有什么過(guò)濾作用，因此這些毛刺信號(hào)就 會(huì)被“保留”并傳遞到后一級(jí)，從而使得毛刺問(wèn)題更加突出。 為了消除這些毛刺， 若使用邏輯分析儀器，一般來(lái)說(shuō)，使用狀態(tài)采集的方法，有些在定時(shí)方式下采集到的毛刺，就看不到了。 通 信 工 程 專(zhuān) 業(yè) 課 程 設(shè) 計(jì) Ⅱ 21 圖 數(shù)字基帶信號(hào)和解調(diào)信號(hào)的對(duì)比 從圖中可以看出解調(diào)信號(hào)相對(duì)數(shù)字基帶信號(hào)延遲了一段時(shí)間。從圖中的開(kāi)始時(shí)刻起，兩個(gè)波形的形狀相同。 本章小結(jié) 這一章主要 對(duì) 2FSK 系統(tǒng)的調(diào)制解調(diào)系統(tǒng)的設(shè)計(jì)與仿真進(jìn)行了介紹，分別對(duì)調(diào)制系統(tǒng)和解調(diào)系統(tǒng)的輸出波形進(jìn)行了對(duì)比， 結(jié)果與預(yù)料的一致，但是有時(shí)延。盡管實(shí)驗(yàn)成功了，但是還有一些不足之處，比如要得到真正的 2FSK 信號(hào)波形還要設(shè)計(jì)正弦波發(fā)生器，再次要外加數(shù)模轉(zhuǎn)換電路，然后才能連接示波器，這樣就可以得到載波是正弦波的 2FSK 信號(hào)。 開(kāi)始時(shí)刻 通 信 工 程 專(zhuān) 業(yè) 課 程 設(shè) 計(jì) Ⅱ 22 結(jié)論 本次課程設(shè)計(jì)，我完成了基于 VHDL 語(yǔ)言的 2FSK 調(diào)制解調(diào)系統(tǒng) 的設(shè)計(jì)，雖然按要求完成了基本的功能要求，但是還是沒(méi)有預(yù)期的那么完美。 在學(xué)習(xí)和設(shè)計(jì)的過(guò)程中，我也遇到了不少的問(wèn)題， 第一： 從開(kāi)始對(duì)調(diào)制與解調(diào)系統(tǒng)的設(shè)計(jì)開(kāi)始，始終無(wú)法確定要用哪種方式去實(shí)現(xiàn)解調(diào)系統(tǒng)的設(shè)計(jì)，最后在瀏覽的大部分 網(wǎng)頁(yè)上發(fā)現(xiàn)過(guò)零檢測(cè)法是 VHDL 里面最常用的也是最容易實(shí)現(xiàn)的解調(diào)方式，因此我們組才決定采用過(guò)零檢測(cè)法實(shí)現(xiàn)解調(diào)功能。 第二： 在編寫(xiě)解調(diào)系統(tǒng)程序的時(shí)候，發(fā)現(xiàn)我們程序編譯沒(méi)有錯(cuò)誤，但是結(jié)果就是與預(yù)期的不同，只能一條一條去檢查，到底程序哪里有問(wèn)題，最后發(fā)現(xiàn)是由于 if 語(yǔ)句的邏輯錯(cuò)誤使得程序雖然通過(guò)編譯但卻無(wú)法正常工作。 第三： 2FSK 信號(hào)的波形是正弦波，但是 只使用 EDA 實(shí)驗(yàn)板得到的結(jié)果是矩形脈沖，所以為了要實(shí)現(xiàn)正弦波要做一個(gè)正弦波發(fā)生器（ VHDL）實(shí)現(xiàn)，然后外接數(shù)模轉(zhuǎn)換電路，這樣就可以得到 2FSK 信號(hào)的正弦波。 課程設(shè)計(jì)不 僅是對(duì)前面所學(xué)知識(shí)的一種檢驗(yàn)，而且也是對(duì)自己能力的一種提高。下面我對(duì)整個(gè)課程設(shè)計(jì)的過(guò)程做一下簡(jiǎn)單的總結(jié)。 第一 ， 查資料是做課程設(shè)計(jì)的前期準(zhǔn)備工作，好的開(kāi)端就相當(dāng)于成功了一半，到圖書(shū)館或上網(wǎng)找相關(guān)資料雖說(shuō)是比較原始的方式，但也有可取之處的。不管通過(guò)哪種方式查的資料都是有利用價(jià)值的，要一一記錄下來(lái)以備后用。 第二，通過(guò)上面的過(guò)程，已經(jīng)積累了不少資料，對(duì)所給的課題也大概有了一些了解，這一步就是在這樣一個(gè)基礎(chǔ)上，綜合已有的資料來(lái)更透徹的分析題目。 第三，有了研究方向，就應(yīng)該動(dòng)手實(shí)現(xiàn)了。其實(shí)以前的三步都是為這一步作的 鋪墊。 由于我們這次課設(shè)的主要目標(biāo)是對(duì) EDA 的熟練掌握，所以我們沒(méi)有再外接數(shù)模轉(zhuǎn)換電路。 23 致謝 在這兩周多的時(shí)間里，我們組能完成老師布置的任務(wù)，也不是靠一個(gè)人可以做成功的， 如果沒(méi)有導(dǎo)師的督促指導(dǎo)，以及一起 研究 的同學(xué)們的支持，想要完成這個(gè)設(shè)計(jì)是難以想象的。 因此，感謝在這課程設(shè)計(jì)中間給過(guò)我們組指導(dǎo)的老師和同學(xué)們， 沒(méi)有你們的幫助，我們的完成情況可能是另一番樣子。衷心的謝謝你們。 24 參考文獻(xiàn) [1] 樊昌信，曹麗娜 . 通信原理（第六版） [T]. 北京：國(guó)防工業(yè)出版社， 170—— 185 [2] 張新偉，鄭建宏 . 一種 2 FS 解調(diào)器的 VHDL 實(shí)現(xiàn) . 2020 年 11 期 40 卷， 78—— 80 [3] 侯伯民，尹亞軍，張春晶 . 基于 CPLD 的 FSK 信號(hào)發(fā)生器的設(shè)計(jì) . 2020 年 2 期 3卷， 1— 4 25 附錄 2FSK 調(diào)制解調(diào)系統(tǒng)源程序 分頻器源程序 library ieee。 use 。 use 。 entity div248 is port(clk:in std_logic。 div2:out std_logic。 div4:out std_logic。 div8:out std_logic。 div16:out std_logic。 div32:out std_logic)。 end div248。 architecture one of div248 is signal t:std_logic_vector(4 downto 0)。 begin process(clk) begin if clk39。event and clk=39。139。then t=t+1。 end if。 end process。 div2=t(0)。 26 div4=t(1)。 div8=t(2)。 div16=t(3)。 div32=t(4)。 end。 二選一數(shù)據(jù)選擇器 library ieee。 use 。 entity mux21 is port (f1,f2 : in std_logic。 nrz : in std_logic。 y : out std_logic )。 end entity mux21。 architecture one of mux21 is begin y= f1 when nrz=39。139。 else f2 when nrz=39。039。 end architecture one。 2FSK 解調(diào)器 library ieee。 use 。 use 。 use 。 entity fsk_decode2 is port( clk :in std_logic。 系統(tǒng)時(shí)鐘 start :in std_logic。 解調(diào)開(kāi)始信號(hào) . fsk_input :in std_logic。 調(diào)制信號(hào)輸入 27 base_output:out std_logic。 解調(diào)后基帶信號(hào)輸出 jicun:out std_logic)。 end fsk_decode2。 architecture behav of fsk_decode2 is signal t:integer range 0 to 31。 系統(tǒng)時(shí)鐘計(jì)數(shù)器 . signal data_reg:std_logic。 寄存器 signal rising_t:integer range 0 to 7。 FSK 信號(hào)的上升沿計(jì)數(shù)器 begin process(clk) 對(duì)系統(tǒng)時(shí)鐘進(jìn)行 t 分頻 begin if clk39。event and clk=39。139。 then data_reg = fsk_input。 在 clk 信上升 沿時(shí)，對(duì)輸入信號(hào)進(jìn)行寄存 . jicun=fsk_input。 if start=39。039。 then t=0。 if 語(yǔ)句完成 t 的循環(huán)計(jì)數(shù) elsif t=31 then t=0。 else t=t+1。 end if。 end if。 end process。 process(t,rising_t,clk) 此進(jìn)程完成 FSK 解調(diào) begin if clk39。event and clk=39。139。 then if t=30 then if rising_t=6 then base_output=39。139。 if 語(yǔ)句通過(guò)對(duì) rising_t 大小，來(lái)判決base_output 輸出的電平 else base_output=39。039。 end if。 28 end if。 end if。 end process。 process(data_reg,t) 此進(jìn)程完成 FSK 解調(diào) begin if t=31 then rising_t=0。 rising_t 計(jì)數(shù)器清零 elsif data_reg39。event and data_reg = 39。139。 then rising_t=rising_t+1。 計(jì) data_reg 信號(hào)的脈沖個(gè)數(shù) end if。 end process。 end behav。