【正文】 (2)常見的存儲系統(tǒng)層次結構 圍繞主存的層次結構一般為“Cache主存輔存”三種MEM構成的兩個存儲層次 *“Cache主存”存儲層次： 設置高速緩沖存儲器 目標—解決主存速度問題(Cache的速度，主存的容量) *“主存輔存”存儲層次： 目標—解決主存容量問題(主存的速度，輔存的容量) └→可能存在：(執(zhí)行的)程序空間≥主存空間(3)層次存儲系統(tǒng)的工作方式 *程序執(zhí)行需求：即將執(zhí)行的指令和數(shù)據(jù)存放在主存中 *層次存儲系統(tǒng)的工作方式：167。 半導體存儲器基礎 *靜態(tài)RAM—用觸發(fā)器存儲信息，長時間不訪問及信息讀出后信息值(狀態(tài))保持不變； *動態(tài)RAM—用電容存儲信息，長時間不訪問及信息讀出后信息值(狀態(tài))被破壞，需及時恢復信息值(稱為刷新及再生)。一、靜態(tài)RAM(Static RAM，SRAM)SRAM存儲元的組成原理 存儲元—RAM中存儲1位二進制信息的電路； *6管MOS靜態(tài)存儲元工作原理： 讀出—①在W線上加正脈沖；②D=D=V中→D或D產(chǎn)生壓降(若信息為“0”則D電壓下降)→用差動放大器可檢測出所讀信息，TT2狀態(tài)保持不變(非破壞性讀)。SRAM芯片的組成原理(1)存儲芯片基本組成 主要由存儲陣列、地址譯碼器、I/O電路、控制電路等組成 *地址譯碼器：有一維、二維兩種譯碼方式 ↓ ↓ 譯碼器輸出線數(shù)—2M根 22M/2根 常見譯碼方式—二維譯碼方式 →同一列存儲元共用位選擇線 *驅動器：X譯碼器每個輸出需控制同一行各存儲元的字選線 ├→設置驅動器增加驅動能力 I/O電路輸出時需驅動總線信號(負載大) *I/O電路：根據(jù)內部讀/寫信號，檢測/控制D及D線 └→被選存儲元 *片選與控制電路： 片選—MEM常由多個芯片組成，讀/寫操作常針對某個芯片(2)SAM芯片參數(shù)與結構 *芯片相關參數(shù)： 存儲陣列容量— 數(shù)據(jù)引腳數(shù)量— 地址引腳數(shù)量— SRAM芯片的讀寫時序 *讀周期時序： (存儲器對外部信號的時序要求) *寫周期時序：數(shù)據(jù)線DCD字選擇線XT1CS、 動態(tài)存儲器(Dynamic RAM，DRAM) ◇動態(tài)RAM目標：降低功耗、節(jié)約成本 *單管MOS式動態(tài)存儲元工作原理： 寫入—①所寫數(shù)據(jù)加到D上， ②打開T1→對CS充電或放電； 保持—斷開T1→無放電回路→信息存 儲在CS中(會緩慢泄漏)； 讀出—①在D上加正脈沖→對CD預充電， ②打開T1→讀D上電壓變化(破壞性讀) └→CS得到充電DRAM芯片的基本組成(2)單管MOS式DRAM芯片的組成 *基本結構：通常采用地址分兩次傳送方式組織 增設①地址鎖存器、時序控制電路，②再生電路 *芯片操作：讀、寫、刷新(行刷新方式[無列地址])(3)DRAM芯片組成示例 *Intel 4116芯片：單管MOS存儲元、地址分兩次傳送 參數(shù)—容量=16K1位；地址引腳=14/2=7根； 數(shù)據(jù)引腳=2根(單向DIN/DOUT、共1位寬度) 結構—2個64128存儲陣列，時鐘發(fā)生器串聯(lián)DRAM芯片的操作時序 *讀周期時序： *刷新周期時序： 與讀周期類似，區(qū)別在于CAS在整個操作過程中無效 └→行刷新時不需要列地址DRAM芯片的刷新 *刷新周期：同一存儲元連續(xù)兩次刷新的最大間隔； 與DRAM存儲元材料及芯片組成有關 *刷新方法：每個刷新周期內，循環(huán)進行所有行的行刷新(1)DRAM芯片刷新方式 通常有集中式、分散式、異步式三種方式 *集中式刷新：將所有行刷新集中在刷新周期的后部 特點—存在“死區(qū)”(不能進行讀/寫操作的時間段) *分散式刷新：將行刷新分散在每個存取周期中 特點—避免了“死區(qū)”，增加了存取時間(1倍) *異步式刷新：將行刷新均勻分布在刷新周期中設芯片需刷新128次，則每次刷新間隔2000/128= 特點—“死區(qū)”可忽略，支持固有的存取周期 →最常用(2)DRAM芯片刷新實現(xiàn) 按約定的刷新方式，由專用電路定時產(chǎn)生行刷新命令 *DRAM芯片的刷新電路： *刷新電路在計算機的位置： 通常獨立存在于DRAM芯片/模塊之外 →DRAM控制器MOS型SRAM與DRAM芯片比較 *DRAM芯片的優(yōu)點： ①DRAM集成度遠高于SRAM； ←常采用單管MOS存儲元 ②DRAM地址引腳是SRAM的一半；←常采用地址分兩次傳送方式 ③DRAM功耗約為SRAM的1/4； ←采用單管MOS存儲元所致 ④DRAM成本遠低于SRAM *DRAM芯片的缺點： DRAM速度遠低于SRAM ←使用動態(tài)元件(電容)所致 *RAM芯片應用： SRAM芯片—常用來構成高速度、小容量MEM，如Cache DRAM芯片—常用來構成大容量MEM，如主存三、只讀存儲器(Read only Memory，R0M) *ROM：信息注入MEM后不能再改變，它具有非易失性 *半導體ROM：具有非易失性的半導體MEM，如EPROM、FLASH等 *ROM芯片組成：與SRAM類似，區(qū)別在于存儲元的實現(xiàn)及操作掩模ROM(MROM) *特征：用戶不可修改信息； *存儲元狀態(tài)：用MOS管的有/無表示“1”/“0”； *數(shù)據(jù)讀出：字選線加電壓時，位線電壓為所選存儲元的數(shù)據(jù)VCC字選擇線X數(shù)據(jù)線DVCC熔絲未斷(“1”)字選擇線X數(shù)據(jù)線D熔絲已斷(“0”)VDVD可編程ROM(PROM) *特征：用戶可一次性修改信息(電寫入)； *存儲元狀態(tài)：用二極管/熔絲的通/斷表示“1”/“0”； *數(shù)據(jù)寫入：字線X加電壓，若寫0— VD=V地→熔絲熔斷， 若寫1— VD=V中→熔絲不斷； *數(shù)據(jù)讀出：字線X加電壓、VD=V中， 檢測VD變化可讀出數(shù)據(jù)可擦除可編程ROM(EPROM) *特征：用戶可多次修改信息(電寫入、光擦除)； *存儲元狀態(tài)：常用浮柵雪崩注入MOS管(即FAMOS管)的浮柵Gf是/否帶電荷表示“1”/“0”；N 基體PSDGCSiO2PDSGC電可擦除可編程ROM(E2PROM) *特征：用戶可多次修改信息(電寫入、電擦除)； *存儲元狀態(tài)：用浮柵隧道氧化層MOS管(即Flotox管)的浮柵是/否帶電荷表示“1”/“0”；閃速存儲器(FLASH) *特征：用戶可多次修改信息(電寫入、電擦除)； *存儲元狀態(tài)：與疊柵EPROM類似，但氧化層更薄167。 主存儲器一、主存儲器的組成 *主存儲器相關概念： 主存容量=主存單元長度主存單元個數(shù) *應用對主存空間的需求：二、主存儲器的邏輯設計 *存儲器容量擴展方法：位擴展法、字擴展法、字位擴展法 *主存邏輯設計：使用ROM、SRAM或DRAM芯片進行容量擴展，實現(xiàn)主存單元長度和主存單元個數(shù)。位擴展法 (又稱并聯(lián)擴展) *目的：擴展存儲器的存儲字長 *芯片連接特征： 各芯片數(shù)據(jù)引腳連接不同，其余引腳連接相同 例1—用1K1位SRAM芯片構成1K4位存儲模塊字擴展法 (又稱串聯(lián)擴展) *目的：擴展存儲器的存儲字數(shù) 例2—用1K4位SRAM芯片構成2K4位存儲模塊 解：①芯片數(shù)量—共需(2K4b)247。(1K4b)=2片； ②各芯片地址范圍—存儲模塊有l(wèi)og2(2K)=11位地址， 各芯片片選有效邏輯—0、1芯片分別為A10=0、A10=1 練習1—用1M4位SRAM芯片構成4M4位存儲模塊字位擴展法 *目的：同時擴展存儲器的存儲字長和存儲字數(shù)例3—用1K4位SRAM芯片構成2K8位存儲模塊 解：①芯片數(shù)量—共需(2K8b)247。(1K4b)=4片； ②各芯片地址范圍—存儲模塊有l(wèi)og2(2K)=11位地址， 練習2—用1K4位SRAM芯片構成4K8位存儲模塊 例4—用1K4位ROM、1K8位SRAM芯片構成4K8位存儲模塊，其中前1KB空間為只讀空間 解：①芯片數(shù)量—共需ROM 2片、SRAM 3片；ROM 1ROM 0SRAM 100 XXXXXXXXXX
01 XXXXXXXXXX
10 XXXXXXXXXX
11 XXXXXXXXXXSRAM 2SRAM 3 ②各芯片地址范圍— 模塊有l(wèi)og2(4K)=12位地址 芯片有10位地址 ③連接圖—三、提高訪存速度的措施 *CPU的訪存特征： 一次訪存的信息常為多個存儲字， 多次訪存的地址常為連續(xù)的；多模塊存儲器 多體存儲器高性能存儲器(1)EDO DRAM(Extended Data Output DRAM，擴展數(shù)據(jù)輸出DRAM) *提高性能思路：同時讀出并緩沖一行信息，減小平均TM *實現(xiàn)原理：用SRAM保存上次讀操作的一行信息，當前讀操作的行地址若與上次讀操作相同，則直接從SRAM中取出信息(2) SDRAM(Synchronous DRAM,同步DRAM) MEM從所接收地址開始，連續(xù)讀/寫多個存儲字(內部計數(shù)器產(chǎn)生各存儲字地址)，減少了多個地址連續(xù)數(shù)據(jù)傳送的平均TM(3)DDR SDRAM(Double Data Rate SDRAM，雙數(shù)據(jù)速率DRAM) 雙端口存儲器 同時支持兩個操作 *結構：2套譯碼+I/O+讀寫電路，1個存儲陣列+判斷邏輯電路167。 高速緩沖存儲器一、Cache的基本原理 *Cache的性能： 命中率(H)—HC=NC/(NC+NM) 其中,NC、NM—CPU訪存在Cache、主存中的命中次數(shù) √平均訪問時間—TA=HCTCache+(1HC)TMem Cache的存儲空間管理 (1)Cache與主存的信息交換單位 *目標：盡量減小平均訪問時間TA *Cache與主存的信息交換單位：字塊(又稱塊或行)(2)Cache的存儲空間管理Cache的基本工作原理 Cache的結構與組成 *存儲體：由SRAM構成 *地址映像及變換機構：由目錄表、比較器等組成； 目錄表—行數(shù)=Cache塊數(shù)，表項=有效位+塊標記+… 地址映像機構—決定查目錄表的哪些行及塊標記組成 └→影響變換的性能及成本 地址變換機構—查表并比較，命中時直接形成Cache地址 不命中時調入塊或替換塊后再形成二、Cache的相關技術地址映像及變換 *實現(xiàn)功能：某主存塊可存放到Cache中哪些塊位置？ *性能指標：調入塊時的塊沖突概率、地址變換的速度與成本 (1)全相聯(lián)地址映像及變換 *映像規(guī)則：主存塊i可映射到Cache的任意一個塊； *地址變換方法： 比較目錄表所有行，命中時行號即為變換后的塊號； 例1：CPU支持最大主存容量1MB、按字節(jié)編址，塊大小16B，Cache容量為8KB。全相聯(lián)映像方式時，⑴主存地址格式及參數(shù)？⑵Cache地址格式及參數(shù)？⑶目錄表行數(shù)？塊標記位數(shù)？⑷若目錄表項為有效位,塊標記，CPU訪問36454H主存單元時，則Cache命中時的目錄表項？(2)直接地址映像及變換 *映像規(guī)則：主存塊i可映射到Cache的塊j=(i mod G)； *地址變換方法： 比較目錄表相應行，命中時主存地址的區(qū)內塊號即為變換后的塊號； 例2：CPU支持最大主存容量1MB、按字節(jié)編址，塊大小16B，Cache容量為8KB。直接映像方式時， ⑴主存及Cache地址格式及參數(shù)？ ⑵目錄表行數(shù)？塊標記位數(shù)？⑶若目錄表項為有效位,塊標記，CPU訪存地址為36454H時，則可能命中的Cache塊號？命中時的目錄表項？(3)組相聯(lián)地址映像及變