【導(dǎo)讀】實驗系統(tǒng)主板結(jié)構(gòu)如圖1所示。采用主板A+適配板B（擴(kuò)展板）+. 現(xiàn)出EDA實驗箱工具化的本質(zhì)。無論現(xiàn)代CPLD/FPGA芯片怎樣發(fā)展，主板系統(tǒng)僅是一個最簡工具系統(tǒng)，不存在被市。場淘汰的問題，也避免了用戶需要升級時重復(fù)投資去購買新的型號，重復(fù)學(xué)習(xí)另一套系統(tǒng)，走入一個主系統(tǒng)不斷升級、學(xué)校老師精力無限重復(fù)投入的怪圈。這種結(jié)構(gòu)可以開發(fā)各種適配板與擴(kuò)展板，可以建立不同。的方案來滿足要求，充分體現(xiàn)EDA工具箱的本質(zhì)。普通數(shù)字電路課程實驗；科研或研究生培訓(xùn)；通信實驗與語音實驗設(shè)計；SOC、SOPC、ASIC實驗室建設(shè)等。出主板系統(tǒng)的所有資源，實現(xiàn)工具化的本質(zhì)。同時，也實現(xiàn)了實驗箱與實驗箱的級聯(lián)，成。個實驗箱級聯(lián)來完成?？梢詷?gòu)成更復(fù)雜的多重系統(tǒng)，使大型EDA實驗室成為可能。模擬EDA實驗或模數(shù)混合實驗的開發(fā)。主板系統(tǒng)含F(xiàn)PGA/CPLD通用下載編程模塊，可用于對Altera、Lattice、Xilinx等多。上的芯片，安全可靠，適合學(xué)生高密度的實驗操作。綠色能源電子系統(tǒng)要求器件低功耗、低噪聲和高電磁兼容性。

　　

【正文】 34 46 180 I/O,DEV_CLRn BI/O35 45 186 I/O,DEV_OE BI/O36 44 187 I/O BI/O37 43 189 I/O BI/O38 42 190 I/O BI/O39 41 191 I/O BI/O40 40 192 I/O BI/O41 39 193 I/O BI/O42 38 195 I/O BI/O43 37 196 I/O BI/O44 36 197 I/O BI/O45 35 198 I/O BI/O46 34 199 I/O BI/O47 33 200 I/O BI/O48 32 插孔 7 個 BI/O48 202 I/O BI/O49 31 BI/O49 203 I/O BI/O50 30 BI/O50 204 I/O,nRS BI/O51 29 BI/O51 205 I/O BI/O52 28 BI/O52 206 I/O,nWS BI/O53 27 BI/O53 207 I/O,CS BI/O54 26 BI/O54 208 I/O,nCS 2517 +12V 電源部分 16 +5V 15 + 14 + 13 + 12 GND 11 12V 10 GCK1 時鐘源部分 9 79 Global CLK GCK2 8 183 Global CLK GCK3 7 80 24 32768Hz 6 78 1024Hz 5 1Hz 4 M 3 182 12M 2 100M 1 184 BPIN0 1 . . . . . . 適配 板 B 處 80PIN 插座 1 個（ CON2） . . . . . . 40PIN 插座 2 個 CZ CZ21。 此處為適配板B 的插座CON2 BPIN79 80 插座說明 :適配板 B 處的插座 CON2（ 80PIN： 180）分別與插座 CZ20（ 40PIN： 140）、 CZ21 （ 40PIN： 4180）一 一對應(yīng)相連。 核心芯片 A（ EP1K30QC2082）非 I/O 口分布說明： 名稱 信號 管腳分布 管腳數(shù) 核心電壓 VCCINT 2 3 4 7 7 9 10 12 1 15 18201 12 個 用戶 I/O口電壓 VCCIO 2 3 4 6 8 9 1 11 13 14 1617 194 14 個 接 地 GND INT 2 3 3 4 4 5 7 8 8 10 1112 12 13 14 15 17 18 188 21 個 JTAG 編程 下載 TCK 1 5 個 TDO 4 TMS 50 TRST 51 TDI 153 下載模 式及芯 片級連 選擇 nCEO 3 4 個 MSEL0 107 MSEL1 108 nCE 154 ROM 配置 EPC2LC20 CONF_DONE 2 5 個 nSTATUS 52 nCONFIG 105 DCLK 155 DATA0 156 25 七 、 實驗注意事項 閑置 不用實驗系統(tǒng)時，關(guān)閉電源，拔下電源插頭。 實驗系統(tǒng)各種硬件設(shè)備的安裝均應(yīng)在微機(jī)和實驗平臺斷電的情況下進(jìn)行，嚴(yán)禁帶電操作。 電源的打開順序是：先打開交流開關(guān)，再打開直流開關(guān)，最后打開各個模塊的控制開關(guān)。 電源關(guān)掉的順序剛好與此相反。 實驗箱電路板上所有的芯片出廠時都經(jīng)過嚴(yán)格檢查，因此在做實驗時切忌亂拔插芯片。 特別是不要用手觸摸核心芯片 A，靜電可能損壞此貼片芯片。 安裝下載板與擴(kuò)展板時注意雙排插針與雙排插座要一一對好后再插，若遇到阻力不要強(qiáng) 行插入以免損壞器件，要檢查是否一一對應(yīng)好，是否錯位，檢查好后再插入插 座。 在拔出下載板與擴(kuò)展板時千萬要注意：不要用 力過猛。 用一只手向下按住插座，另一 只手左右向上輕搖的方法拔出?；九渲弥杏玫搅藘蓧K擴(kuò)展板，插上去后可以不用拔出，若要拔出，嚴(yán)禁讓學(xué)生操作，或者嚴(yán)格按照上面的方法操作，以免損壞器件。 在拔連接計算機(jī)并口的下載電纜線時，要拔插殼，不要直接去拉電纜線，否則會使連接 在插殼內(nèi)的線斷掉，造成文件無法下載。 在使用連接線做實驗時，連接線應(yīng)該輕輕插上和輕輕拔出，以提高連接線的使用壽命。 實驗板的使用和保存必須仔細(xì)謹(jǐn)慎，防止實驗板非正常損壞。 如果在實驗中由于操作不當(dāng)或其它原 因出現(xiàn)異常情況，如數(shù)碼管顯示不穩(wěn)閃爍，芯片發(fā) 燙等。首先應(yīng)立即斷電，然后報告老師，排除故障后方可繼續(xù)使用。切忌無視現(xiàn)象，繼續(xù)實驗，以免造成嚴(yán)重的后果。 1 實驗指導(dǎo)書中的所有實驗內(nèi)容都是針對主板系統(tǒng)的核心芯片 EP1K30QC2082 來設(shè)計的， 設(shè)計中提供了原理圖管腳分配情況，管腳分配好后必須通過成功編譯才可以下載，實驗內(nèi)容中 CTRL 的設(shè)置與提供的管腳分配的實際硬件一致。 1 在高密度下載操作時有時會碰到下載不成功或者始終不成功的情況，若不是軟件或操作 上的問題，要求實驗箱斷電一次，同時斷開時鐘源的電源開關(guān)和設(shè)置模 式選擇 CTRL全部無效，再打開實驗箱的直流電源重新下載，即一般可以解決此問題。 26 第二部分 實驗部分 實驗一 MaxplusII 軟件入門并設(shè)計 1 位半加器 一 、實驗?zāi)康? 熟悉 ALTERA 公司 EDA 設(shè)計工具軟件 Max+plusII 。 熟悉 ZY11EDA13BE 型實驗箱。 二、實驗內(nèi)容 學(xué)習(xí) Max+plusII 軟件課件。 參考第一部分實驗箱簡介，熟悉 ZY11EDA13BE 型實驗箱的結(jié)構(gòu)與組成。 在 Max+plusII 軟件中使用原理圖輸入法設(shè)計并實現(xiàn)一個 1 位 半 加器。 三、實驗原理 半加器的設(shè)計： 半加器表達(dá)式：進(jìn)位： co=a and b 和 ： so=a xnor (not b) 半加器原理圖如下： 四、實驗步驟 由教師演示 Max+plusII 軟件的 使用方法 。 動手操作軟件，按照流程做完從新建文件，編譯，仿真等軟件操作部分的全過程。 參考第一部分實驗系統(tǒng)簡介，熟悉 ZY11EDA13BE 型實驗箱結(jié)構(gòu)，組成，了解各模塊 的基本作用，了解主板 I/O 分布情況，認(rèn)識液晶屏，并口連接器，晶振， JTAG 接口，邏輯筆，跳線等器件或組件。 五 、實驗報告 列出半加器的真值表。 畫出 半加器 的 仿真波形圖貼于實驗報告中。 繪制出 Max+plusII 軟件設(shè)計的詳細(xì)流程圖。 六、實驗思考題 Max+plusII 軟件使用中大小寫字母是否有區(qū)別？ 在進(jìn)行一個完整的實驗流程時應(yīng)注意些什么？ 27 實驗 二 七人表決器 一、實驗?zāi)康? 復(fù)習(xí)組合邏輯電路實驗內(nèi)容。 二、實驗內(nèi)容 設(shè)計七人表決器。 三、實驗儀器 ZY11EDA13BE 型實驗箱通用編程模塊，配置模塊，開關(guān)按鍵模塊， LED 顯示模塊。 四、實驗原理 七人表決器，即七人參與 表決，超過半數(shù)投贊成票 (四人或四人以上按 1)，表決通過 是 否則不通過。 五、實驗注意事項： 實驗指導(dǎo)書中的所有實驗內(nèi)容都是針對主板系統(tǒng)的核心芯片 EP1K30QC2082 來設(shè)計的， 實驗原理中提供了管腳分配情況，管腳分配好后必須通過成功編譯才可以下載配置。 六 、實驗步驟 在 Max+plusII 軟件中新建原理圖文件，輸入原理圖，進(jìn)行編譯，仿真。 指定目標(biāo)器件，并對編譯通過的原理圖分配管腳，分配完后再編譯一次。 用并口延長線連接計算機(jī)機(jī)箱并口和實驗箱并口插座，用 JTAG 延長線連接通用 編 程模塊下載接口插座和配置模塊核心芯片下載接口插座，接通實驗箱電源，將實驗箱電源按鈕 APW1,APW2 按下，電源指示燈 PL0PL4 亮。 下載配置文件 下載 到目標(biāo)芯片。 將撥碼開關(guān) CTRL 的（ 2）、（ 4）、（ 8）置 “ON”；投票輸入 IN1IN7 分別對應(yīng)撥位開關(guān) KD1KD7(I/O28I/O)。輸入變量為邏輯 “1”時表示表決者 “贊同 ”，輸入變量為 “0”時，表示表決者 “不贊同 ”。表決結(jié)果對應(yīng) LED1(I/O12)。 LED1 亮表示表決通過，不亮表示不通過。觀察實驗結(jié)果。 七 、實驗報告 記錄實驗 結(jié)果，列出七人表決器的真值表 ，簡要寫出實驗步驟，畫出仿真波形 。 28 實驗 三 序列信號發(fā)生器 一、實驗?zāi)康? 學(xué)習(xí)序列信號發(fā)生器原理。 二、實驗內(nèi)容 設(shè)計并實現(xiàn)巴克碼（ 1110010）發(fā)生器。 三、實驗儀器 ZY11EDA13BE 型實驗箱通用編程模塊，配置模塊，時鐘源模塊， LED 顯示模塊。 四、實驗原理 在數(shù)字系統(tǒng)中經(jīng)常需要一些串行周期性信號，在每個循環(huán)周期中， 1 和 0 數(shù)碼按一定的規(guī)則順序排列，稱為序列信號。序列信號可以用來作為數(shù)字系統(tǒng)的同步信號，也可以作為地址碼等。因此在通信、雷達(dá)、遙控、遙 測等領(lǐng)域都有廣泛的應(yīng)用。產(chǎn)生序列信號的電路稱為序列信號發(fā)生器，我們在這里設(shè)計一個通信中常用的巴克碼（ 1110010）發(fā)生器。 數(shù)據(jù)選擇器實現(xiàn)： 由于巴克碼的代碼序列已經(jīng)確定，因此可用 8 選 1 數(shù)據(jù)選擇器 741541 實現(xiàn)。將 74151的 8 個數(shù)據(jù)輸入端 D0D6 分別按巴克碼序列狀態(tài)連接為 1110010， D7 懸空。用第一全局時鐘 GCLK1 作為碼產(chǎn)生時鐘，經(jīng)過一個 7 進(jìn)制計數(shù)器（可用十進(jìn)制計數(shù)器 74160/十六進(jìn)制計數(shù)器 74161 接成），產(chǎn)生 000110 三位地址選擇信號連接在 74154 數(shù)據(jù)選擇端 A、 B、 C。另外，為了便 于觀察代碼產(chǎn)生結(jié)果，順便將七進(jìn)制計數(shù)器的計數(shù)結(jié)果接一個數(shù)碼管。即當(dāng)數(shù)碼管顯示 0 時，七進(jìn)制計數(shù)器計數(shù)結(jié)果為 000，數(shù)據(jù)選擇器地址輸入 000， LED 顯示第一位代碼 1。當(dāng)數(shù)碼管顯示 1 時， LED 顯示第二位代碼 1，依此類推當(dāng)數(shù)碼管顯示 6 時，LED 顯示第七位代碼。如此循環(huán)輸出 7 位巴克碼。 觸發(fā)器實現(xiàn)： N 位觸發(fā)器構(gòu)成的計數(shù)器可產(chǎn)生 M 個（ M≤2N）代碼。巴克碼共 7 個代碼， 可 用 3 位觸發(fā)器來實現(xiàn) 。 圖 31 狀態(tài)轉(zhuǎn)移表 原理說明：對 巴克碼（ 1110010）列出的狀態(tài)轉(zhuǎn)移量 Q3Q2Q1 如上表所示。從序號從 060的 轉(zhuǎn)移過程中，無論哪位（ Q3 或 Q2 或 Q1）輸出，最終輸出都是巴克碼，只是開始的輸出量不同。巴克碼沒有 000 狀態(tài)，共有七個有效狀態(tài)量，我們?yōu)榱搜h(huán)輸出不產(chǎn)生偏移狀態(tài) 000，就要求 電路 具有消除狀態(tài) 000 的自啟動特性，即一旦為 000 時馬上轉(zhuǎn)移到 001。 29 五、實驗步驟 在 Max+plusII 軟件中新建原理圖文件，輸入自己設(shè)計的原理圖，編譯，仿真，鎖定管腳并下載到目標(biāo)芯片。 將信號源模塊第一全局時鐘 GCLK1 跳線器接 1Hz，第二全局時鐘 GCLK2 跳線器接 32768Hz。觀察 LED 是否按照要求輸出巴克 碼。 總結(jié)序列信號發(fā)生器的設(shè)計方法。 30 實驗 四 基本組合邏輯電路的 VHDL 模型 一、實驗?zāi)康? 掌握簡單的 VHDL 程序設(shè)計。 掌握用 VHDL 對基本組合邏輯電路的建模。 二、實驗內(nèi)容 分別設(shè)計并實現(xiàn)緩沖器、選擇器、譯碼器、編碼器、移位器、全加器的 VHDL 模型。 三、實驗儀器 ZY11EDA13BE 型實驗箱通用編程模塊，配置模塊，開關(guān)按鍵模塊， LED 顯示模塊。 四、實驗原理 三態(tài)緩沖器： 三態(tài)緩沖器（ Tristate Buffer）的作用是轉(zhuǎn)換數(shù)