eda樂(lè)曲播放電路課程設(shè)計(jì)報(bào)告-資料下載頁(yè)
2025-03-23 00:27本頁(yè)面
【正文】 end。 6. 頂層文件的設(shè)計(jì)： library ieee。use 。use 。entity yinyuehe isport (clk12MHZ:in std_logic。 clk8HZ:in std_logic。 code1:out std_logic_vector (4 downto 0)。 high1:out std_logic。 a1:in std_logic_vector(3 downto 0)。 b1:OUT std_logic_vector(3 downto 0)。 spkout:out std_logic)。end。architecture one of yinyuehe is ponent notetabs is port (clk:in std_logic。 counter:inout std_logic_vector(7 downto 0))。 end ponent。 ponent yinxingdechiban IS PORT ( address : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 clock : IN STD_LOGIC 。 q : OUT STD_LOGIC_VECTOR (4 DOWNTO 0) )。 END ponent。 ponent shengrikuaile IS PORT ( address : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 clock : IN STD_LOGIC 。 q : OUT STD_LOGIC_VECTOR (4 DOWNTO 0))。 END ponent 。 ponent lianzu IS PORT ( address : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 clock : IN STD_LOGIC 。 q : OUT STD_LOGIC_VECTOR (4 DOWNTO 0))。 END ponent。 ponent choice IS PORT(a: IN STD_LOGIC_vector(3 downto 0)。 b:out STD_LOGIC_vector(3 downto 0)。 INDEX :OUT STD_LOGIC_vector(4 downto 0)。 Q1:IN STD_LOGIC_vector(4 downto 0)。 Q2:IN STD_LOGIC_vector(4 downto 0)。 Q3:IN STD_LOGIC_vector(4 downto 0))。 END ponent。 ponent tonetaba is port (index:in std_logic_vector(4 downto 0)。 code: out std_logic_vector (4 downto 0)。 high: out std_logic。 tone:out std_logic_vector(10 downto 0))。 end ponent。 ponent speakera is port ( clk : in std_logic。 tone : in std_logic_vector(10 downto 0)。 spks : out std_logic)。 end ponent。signal B,C,D:std_logic。signal E,F,G,H: std_logic_vector(4 downto 0)。signal J:std_logic_vector (10 downto 0)。signal A:std_logic_vector (7 downto 0)。beginu1:notetabs port map(clk=clk8HZ,counter=A)。u2:yinxingdechiban port map (address=A,clock=clk8HZ,q=E)。u3:shengrikuaile port map (address=A,clock=clk8HZ,q=F)。u4:lianzu port map (address=A,clock=clk8HZ,q=G)。u5:choice port map (a=a1,Q1=E,Q2=F,Q3=G,b=b1,INDEX=H)。u6:tonetaba port map (index=H,code=code1,high=high1,tone=J)。u7:speakera port map(clk=clk12MHZ,tone=J,spks=spkout)。end。 四. 總體電路圖（RTL電路圖）五 .課程設(shè)計(jì)總結(jié) 經(jīng)過(guò)一個(gè)星期的努力，終于把EDA的課程設(shè)計(jì)完成了。雖然音樂(lè)播放電路的設(shè)計(jì)，之前實(shí)驗(yàn)有做過(guò)，但是對(duì)其中的工作原理一竅不通。由于這次的課程設(shè)計(jì)選擇了這一題目，所以花了很大的時(shí)間去理解演奏電路的發(fā)音原理，音符的頻率，不僅對(duì)掌握了電路原理，也學(xué)習(xí)到了相關(guān)的樂(lè)理知識(shí)。另外，對(duì)mif文件的制定，也有了進(jìn)一步的理解。在這次設(shè)計(jì)中，通過(guò)各模塊程序的設(shè)計(jì)，對(duì)EDA的語(yǔ)言的設(shè)計(jì)使用，語(yǔ)法的掌握，有了進(jìn)一步的提高。在實(shí)驗(yàn)過(guò)程中，發(fā)現(xiàn)語(yǔ)法的錯(cuò)誤，通過(guò)系統(tǒng)的提醒，及書(shū)本知識(shí)的查閱，從而去改正錯(cuò)誤，這一過(guò)程，對(duì)書(shū)本中提到的知識(shí)點(diǎn)有了更深的印象。頂層文件的設(shè)計(jì)，真正地理解了元件例化，端口映射,例化語(yǔ)句的應(yīng)用，以及信號(hào)作為各個(gè)元件間的連線(xiàn)的作用，信號(hào)與變量的區(qū)別。 雖然課程設(shè)計(jì)只是實(shí)驗(yàn)的綜合，但是卻讓我體會(huì)到，從書(shū)本獲得的知識(shí)很淺顯，只有通過(guò)實(shí)際的應(yīng)用，才能將知識(shí)轉(zhuǎn)化為自己的東西，也只有經(jīng)過(guò)自己的理解，才能領(lǐng)悟到其中所說(shuō)的含義。
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