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2025-02-21 13:13本頁面
【正文】 綜合后生成的是 EDIF網(wǎng)表文件（ .edf）或 VQM文件（ .vqm）； 四、 Quartus II 綜合 利用 Quartus II Verilog HDL 和 VHDL 內(nèi)置綜合器； 使用其他 EDA綜合工具 NativeLink 控制 Analysis amp。 Synthesis …… 五、 Quartus II 布局布線 Quartus II 布局布線（ Fitter）設(shè)計(jì)流程； 五、 Quartus II 布局布線 布局布線 布局布線的輸入文件是綜合后的網(wǎng)表文件，它使用綜合時(shí)建立的數(shù)據(jù)庫，將工程的邏輯與時(shí)序要求與器件的可用資源相匹配。 它將每個邏輯功能分配給最好的邏輯單元位置，進(jìn)行布線和時(shí)序分析，并選擇相應(yīng)的互連路徑和引腳分配； Quartus II提供數(shù)個工具來分析編譯或布局布線的結(jié)果： 1. Message窗口和 Report窗口提供布局布線結(jié)果信息。 2. 時(shí)序逼近布局圖和 Chip Editor還允許查看布局布線結(jié)果和進(jìn)行必要的調(diào)整。 3. Design Assistant可以幫助設(shè)計(jì)者根據(jù)一組 設(shè)計(jì)規(guī)則檢查設(shè)計(jì)的可靠性。 六、 Quartus II仿真 Quartus II 仿真工具 Simulator，其設(shè)計(jì)流程； 六、 Quartus II仿真 仿真 仿真分為功能仿真和時(shí)序仿真。 Quartus II 軟件支持向量波形文件（ .vwf）、向量表輸出文件（ .vec）和仿真基準(zhǔn)文件（ .tbl）格式的波形文件； 設(shè)計(jì)者無法再 Waveform Editor 中編輯 Simulator Channel文件或Vector文件，但可以將其保存為 Vector。 七、 Quartus II時(shí)序分析器 時(shí)序分析器 Timing Analyzer 時(shí)序分析器可用于分析設(shè)計(jì)中的所有邏輯，并有助于指導(dǎo) Fitter達(dá)到設(shè)計(jì)中的時(shí)序要求。 在默認(rèn)情況下，時(shí)序分析器作為全編譯的一部分自行運(yùn)行，它分析和報(bào)告時(shí)序信息（見后頁表格）； 時(shí)序信息：建立時(shí)間（ tSU）、 保持時(shí)間（ tH ）、 時(shí)鐘至輸出延時(shí)和最小時(shí)鐘至輸出延時(shí)（ tCO ）、 引腳至引腳延時(shí)和最小引腳至引腳延時(shí)（ tPD ）、 最大時(shí)鐘頻率（ fMAX）、 以及設(shè)計(jì)的其他時(shí)序特性。 七、 Quartus II時(shí)序分析器 時(shí)序設(shè)置 七、 Quartus II時(shí)序分析器 時(shí)序設(shè)置 時(shí)序逼近 功耗分析 八、 Quartus II編程與配置 編程與配置 Programming amp。 Configuration Programming使用經(jīng)過編譯后生成的 POF和 SOF文件，對 Quartus II 軟件支持的所有 Altera器件進(jìn)行編程和配置。 Programming具有 4種編程模式： 1. 被動串行模式（ Passive serial mode） 2. JTAG模式 3. 主動串行編程模式（ Active serial programming） 4. 插座內(nèi)編程模式（ Insocket programming） 前兩個模式允許使用 CDF和 Altera編程硬件對單個或多個器件進(jìn)行編程； 主動串行編程模式可以和 Altera編程硬件對單個或多個 EPCS1或EPCS4串行配置器件進(jìn)行編程； 插座內(nèi)編程模式可以使用 CDF和 Altera編程硬件對單個 CPLD或配置器件進(jìn)行編程。 如果編程硬件安裝在 JTAG服務(wù)器上，用戶可以使用 Programming指定和連接至遠(yuǎn)程 JTAG服務(wù)器。 九、 Quartus II調(diào)試 幾點(diǎn)說明 十、工程更改管理 設(shè)計(jì)流程 十一、形式驗(yàn)證 十二、系統(tǒng)級設(shè)計(jì) 設(shè)計(jì)人員工作流程 十三、軟件開發(fā) 設(shè)計(jì)人員工作流程
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