【正文】 所有的 PAＬ 器件。 2022/3/13 138 GAL分為兩大類： 一類是普通型 ， 它的與 、 或結(jié)構(gòu)與 PAL相似 ，如 GAL16V8， GAL20V8等 。 另一類為新型 ， 其與 、 或陣列均可編程 ， 與PLA相似 ， 主要有 GAL39V8。 例：普通型 GAL16V8的基本特點(diǎn)。 （ 1） GAL的基本結(jié)構(gòu)。 ① 8個(gè)輸入緩沖器和 8個(gè)輸出反饋 /輸入緩沖器。 ② 8個(gè)輸出邏輯宏單元 OLMC和 8個(gè)三態(tài)緩沖器，每個(gè) OLMC對(duì)應(yīng)一個(gè) I/O引腳。 2022/3/13 139 GAL16V8的邏輯圖 2022/3/13 140 GAL器件沒(méi)有獨(dú)立的或陣列結(jié)構(gòu)，各個(gè)或門放在各自的輸出邏輯宏單元（ OLMC）中。 ③ 由 8 8個(gè)與門構(gòu)成的與陣列 ， 共形成 64個(gè)乘積項(xiàng) ， 每個(gè)與門有 32個(gè)輸入項(xiàng) ， 由 8個(gè)輸入的原變量 、反變量 （ 16） 和 8個(gè)反饋信號(hào)的原變量 、 反變量 （ 16）組成 ， 故可編程與陣列共有 32 8 8=2048個(gè)可編程單元 。 ④ 系統(tǒng)時(shí)鐘 CK 和三態(tài)輸出選通信號(hào) OE的輸入緩沖器 。 2022/3/13 141 OLMC的邏輯圖 （ 2） 輸出邏輯宏單元 （ OLMC） 的結(jié)構(gòu) 2022/3/13 142 或門：有 8個(gè)輸入端 ， 和來(lái)自與陣列的 8個(gè)乘積項(xiàng) （ PT） 相對(duì)應(yīng) 。 異或門：用于選擇輸出信號(hào)的極性 。 D觸發(fā)器：使 GAL適用于時(shí)序邏輯電路 。 4個(gè)多路開(kāi)關(guān) （ MUX） ：在結(jié)構(gòu)控制字段作用下設(shè)定輸出邏輯宏單元的狀態(tài) 。 2022/3/13 143 GAL的結(jié)構(gòu)控制字 （ 3） GAL的結(jié)構(gòu)控制字 ① XOR（ n） ：輸出極性選擇位 。 共有 8位 ，分別控制 8個(gè) OLMC的輸出極性 。 異或門的輸出 D與它的輸入信號(hào) B和 XOR（ n） 之間的關(guān)系為： D ＝ B⊕ XOR 當(dāng) XOR＝ 0時(shí) ， 即 D = B； 當(dāng) XOR＝ 1時(shí) ， 即 D =B 2022/3/13 144 ② SYN（ n） ：時(shí)序邏輯電路 /組合邏輯電路選擇位 。 當(dāng) SYN＝ 0時(shí) ， D觸發(fā)器處于工作狀態(tài) ， OLMC可為時(shí)序邏輯電路； 當(dāng) SYN=1 時(shí) ， D 觸發(fā)器處于非工作狀態(tài) ，OLMC只能是組合邏輯電路 。 注意：當(dāng) SYN＝ 0時(shí) ， 可以通過(guò)其它控制字 ， 使D觸發(fā)器不被使用 ， 這樣便可以構(gòu)成組合邏輯輸出 。但只要有一個(gè) OLMC需要構(gòu)成時(shí)序邏輯電路時(shí) ， 就必須使 SYN＝ 0。 ③ AC0、 AC1（ n） ：與 SYN相配合 ， 用來(lái)控制輸出邏輯宏單元的輸出組態(tài) 。 2022/3/13 145 （ 4） GAL的 5種工作模式 SYN AC0 AC1 XOR 功 能 輸出極性 1 0 1 / 組合邏輯專用輸入三態(tài)門禁止 / 1 0 0 0 1 組合邏輯專用輸出 低有效 高有效 1 1 1 0 1 組合邏輯帶反饋雙向 I/O輸出 低有效 高有效 0 1 1 0 1 時(shí)序邏輯組合 I/O輸出 低有效 高有效 0 1 0 0 1 時(shí)序邏輯寄存器輸出 低有效 高有效 只要寫入不同的結(jié)構(gòu)控制字 ， 就可以得到不同類型的輸出電路結(jié)構(gòu) 。 2022/3/13 146 EPLD、 CPLD與 FPGA 前面所述 FPLA、 PAL、 GAL器件都屬于低密度器件，而 EPLD、 CPLD和 FPGA都屬于高密度器件。在低密度器件中，只有 GAL還在使用，主要用在中、小規(guī)模數(shù)字邏輯方面?，F(xiàn)在的可編程邏輯器件以大規(guī)模、超大規(guī)模集成電路工藝制造的 CPLD、FPGA為主。鑒于 CPLD、 FPGA的開(kāi)發(fā)應(yīng)用涉及到更深層次的內(nèi)容，將有專門的 EDA技術(shù)課程進(jìn)行講授，在此只對(duì)器件作些簡(jiǎn)單介紹。 2022/3/13 147 一、可擦除的可編程邏輯器件 （ EPLD） EPLD是繼 PAL、 GAL之后推出的一種可編程邏輯器件 ， 它采用 CMOS和 UVEPROM工藝制作 ， 集成度比 PAL和 GAL器件高得多 ，其產(chǎn)品多半屬于高密度 PLD， 目前 EPLD產(chǎn)品的集成度最高已達(dá)1萬(wàn)門以上 。 與 PAL和 GAL相比 ， EPLD有以下幾個(gè)特點(diǎn)： (1)由于采用了 CMOS工藝 ， 所以 EPLD具有 CMOS器件低功耗 、高噪聲容限的優(yōu)點(diǎn) 。 (2)因?yàn)椴捎昧?UVEPROM工藝 ， 以疊柵注入 MOS管作為編程單元 ， 所以 EPLD不僅可靠性高 、 可以改寫 ， 而且集成度高 、造價(jià)便宜 。 (3)輸出部分采用了類似 GAL器件的可編程的輸出邏輯宏單元。 EPLD的 OLMC不僅吸收了 GAL器件輸出電路結(jié)構(gòu)可編程的優(yōu)點(diǎn)，而且還增加了對(duì) OLMC中觸發(fā)器的預(yù)置數(shù)和和異步置零功能。 2022/3/13 148 二、復(fù)雜可編程邏輯器件 （ CPLD） 基本包含三種結(jié)構(gòu)： CPLD是陣列型高密度可編程控制器，其基本結(jié)構(gòu)形式和 PAL、 GAL相似，都由可編程的與陣列、固定的或陣列和邏輯宏單元組成，但集成規(guī)模都比PAL和 GAL大得多。 邏輯陣列塊 （ LAB） 可編程 I/O單元 可編程連線陣列 （ PIA） 。 2022/3/13 149 圖 819 CPLD的結(jié)構(gòu)圖 2022/3/13 150 ⑴ 邏輯陣列塊 （ LAB） 一個(gè) LAB由十多個(gè)宏單元的陣列組成 。 每個(gè)宏單元由三個(gè)功能塊組成： 邏輯陣列 乘積項(xiàng)選擇矩陣 可編程寄存器 它們可以被單獨(dú)的配置為時(shí)序邏輯或組合邏輯工作方式 。 如果每個(gè)宏單元中的乘積項(xiàng)不夠用時(shí) ， 還可以利用其結(jié)構(gòu)中的共享和并聯(lián)擴(kuò)展乘積項(xiàng) 。 2022/3/13 151 ⑵ 可編程 I/O單元 I/O端常作為一個(gè)獨(dú)立單元處理 。 通過(guò)對(duì) I/O端口編程 ， 可以使每個(gè)引腳單獨(dú)的配置為輸入輸出和雙向工作 、 寄存器輸入等各種不同的工作方式 。 ⑶ 可編程連線陣列 在各 LAB之間以及各 LAB和 I/O單元之間提供互連網(wǎng)絡(luò) 。 這種互連機(jī)制有很大的靈活性 ， 它允許在不影響引腳分配的情況下改變內(nèi)部的設(shè)計(jì) 。 2022/3/13 152 三、 現(xiàn)場(chǎng)可編程門陣列（ FPGA） 是 20世紀(jì) 80年代中期出現(xiàn)的高密度 PLD。 采用類似于掩模編程門陣列的通用結(jié)構(gòu) ， 其內(nèi)部由許多獨(dú)立的可編程邏輯模塊組成 ， 用戶可以通過(guò)編程將這些模塊連接成所需要的數(shù)字系統(tǒng) 。 它具有密度高 、 編程速度快 、 設(shè)計(jì)靈活和可再配置等許多優(yōu)點(diǎn) ，因此 FPGA自 1985年由 Xilinx公司首家推出后 ， 便受到普遍歡迎 ， 并得到迅速發(fā)展 。 FPGA的功能由邏輯結(jié)構(gòu)的配置數(shù)據(jù)決定。工作時(shí)，這些配置數(shù)據(jù)存放在片內(nèi)的 SRAM或熔絲圖上?；?SRAM的 FPGA器件，在工作前需要從芯片外部加載配置數(shù)據(jù)。配置數(shù)據(jù)可以存儲(chǔ)在片外的 EPROM、E2PROM或計(jì)算機(jī)軟、硬盤中。人們可以控制加載過(guò)程，在現(xiàn)場(chǎng)修改器件的邏輯功能，即所謂現(xiàn)場(chǎng)編程。 2022/3/13 153 FPGA的基本結(jié)構(gòu) 2022/3/13 154 FPGA的基本結(jié)構(gòu)： 可編程邏輯模塊 CLB 輸入／輸出模塊 IOB 互連資源 IR ⑴ 可編程邏輯模塊 CLB 結(jié)構(gòu)形式： ① 查找表結(jié)構(gòu) ② 多路開(kāi)關(guān)結(jié)構(gòu) ③ 多級(jí)與非門結(jié)構(gòu) 。 電路組成： 邏輯函數(shù)發(fā)生器 觸發(fā)器 數(shù)據(jù)選擇器 信號(hào)變換 2022/3/13 155 ⑵ 可編程輸入／輸出模塊 (IOB) IOB主要完成芯片內(nèi)部邏輯與外部封裝腳的接口，它通常排列在芯片的四周；提供了器件引腳和內(nèi)部邏輯陣列的接口電路。每一個(gè) IOB控制一個(gè)引腳 (除電源線和地線引腳外 )，將它們可定義為輸入、輸出或者雙向傳輸信號(hào)端。 2022/3/13 156 ⑶ 可編程互連資源 (IR) 包括各種長(zhǎng)度的連線線段和一些可編程連接開(kāi)關(guān) 。 連線通路的數(shù)量與器件內(nèi)部陣列的規(guī)模有關(guān) ，陣列規(guī)模越大 ， 連線數(shù)量越多 。 互連線按相對(duì)長(zhǎng)度分為單線 、 雙線和長(zhǎng)線三種 。 GAL器件的應(yīng)用舉例 1. 電子系統(tǒng)的設(shè)計(jì)方法 傳統(tǒng)的系統(tǒng)設(shè)計(jì)方法為自底向上 。 采用可編程邏輯器件設(shè)計(jì)系統(tǒng)時(shí) ， 可基于芯片設(shè)計(jì) ， 可利用 電子設(shè)計(jì)自動(dòng)化 （ EDA） 工具 來(lái)完成 。必須具備三個(gè)條件： ① 必須基于功能強(qiáng)大的 EDA技術(shù)； ② 具備集系統(tǒng)描述 、 行為描述和結(jié)構(gòu)描述功能為一體的硬件描述語(yǔ)言； ③ 高密度 、 高性能的大規(guī)模集成可編程邏輯器件 。 2022/3/13 158 可編程邏輯器件的軟件開(kāi)發(fā)系統(tǒng)支持兩種設(shè)計(jì)輸入方式： 圖形設(shè)計(jì)輸入； 硬件描述語(yǔ)言輸入 。 現(xiàn)在比較流行的硬件描述語(yǔ)言有 ABEL 和VHDL。 計(jì)算機(jī)對(duì)輸入文件進(jìn)行編譯 、 綜合 、 優(yōu)化 、配置操作 ， 最后生成供編程用的文件 ， 可直接編程到可編程邏輯器件的芯片中 。 2022/3/13 159 2. 可編程邏輯器件的開(kāi)發(fā)方法 PLD的開(kāi)發(fā)是指利用開(kāi)發(fā)系統(tǒng)的軟件和硬件對(duì)PLD進(jìn)行 設(shè)計(jì)和編程 的過(guò)程 。 開(kāi)發(fā)系統(tǒng)軟件 是指 PLD專用的編程語(yǔ)言和相應(yīng)的匯編程序或編譯程序 。 硬件 部分包括計(jì)算機(jī)和編程器 。 可編程器件的 設(shè)計(jì)過(guò)程 ， 主要包括設(shè)計(jì)準(zhǔn)備 、設(shè)計(jì)輸入 、 設(shè)計(jì)處理和器件編程四個(gè)步驟 ， 同時(shí)包括相應(yīng)的功能仿真 、 時(shí)序仿真和器件測(cè)試三個(gè)設(shè)計(jì)驗(yàn)證過(guò)程 。 如圖 821所示 。 2022/3/13 160 圖 821 可編程器件的設(shè)計(jì)流程圖 2022/3/13 161 1. 設(shè)計(jì)準(zhǔn)備 ① 選擇系統(tǒng)方案 ， 進(jìn)行抽象的邏輯設(shè)計(jì)； ② 選擇合適的器件 ， 滿足設(shè)計(jì)的要求 。 低密度 PLD（ PAL、 GAL等 ） 一般可以進(jìn)行 書(shū)面邏輯設(shè)計(jì) ， 然后選擇能滿足設(shè)計(jì)要求的器件系列和型號(hào) 。 器件的選擇 應(yīng)考慮器件的引腳數(shù) 、 資源 \速度 、 功耗以及結(jié)構(gòu)特點(diǎn) 。 對(duì)于高密度 PLD（ CPLD、 FPGA） ， 系統(tǒng)方案的選擇通常采用 “ 自頂向下 ” 的設(shè)計(jì)方法 。 在計(jì)算機(jī)上完成 ， 可以采用國(guó)際標(biāo)準(zhǔn)的 硬件描述語(yǔ)言 對(duì)系統(tǒng)進(jìn)行功能描述 ， 并選用各種不同的芯片進(jìn)行平衡 、比較 ， 選擇最佳結(jié)果 。 2022/3/13 162 2. 設(shè)計(jì)輸入 設(shè)計(jì)者將所設(shè)計(jì)的系統(tǒng)或電路以開(kāi)發(fā)軟件要求的某種形式表示出來(lái) ， 并送入計(jì)算機(jī)的過(guò)程稱為設(shè)計(jì)輸入 。 通常有原理圖輸入 、 硬件描述語(yǔ)言輸入和波形輸入等多種方式 。 3. 設(shè)計(jì)處理 從設(shè)計(jì)輸入完成以后到編程文件產(chǎn)生的整個(gè)編譯 、 適配過(guò)程通常稱為設(shè)計(jì)處理或設(shè)計(jì)實(shí)現(xiàn) 。 由計(jì)算機(jī)自動(dòng)完成 ， 設(shè)計(jì)者只能通過(guò)設(shè)置參數(shù)來(lái)控制其處理過(guò)程 。 2022/3/13 163 在 編譯 過(guò)程中 ， 編譯軟件對(duì)設(shè)計(jì)輸入文件進(jìn)行邏輯化簡(jiǎn) 、 綜合和優(yōu)化 ， 并適當(dāng)?shù)剡x用一個(gè)或多個(gè)器件自動(dòng)進(jìn)行適配和布局 、 布線 ， 最后產(chǎn)生編程用的編程文件 。 在設(shè)計(jì)輸入和設(shè)計(jì)處理過(guò)程中往往要進(jìn)行功能仿真和時(shí)序仿真 。 功能仿真 是在設(shè)計(jì)輸入完成以后的邏輯功能檢證 ， 又稱前仿真 。 它沒(méi)有延時(shí)信息 ， 對(duì)于初步功能檢測(cè)非常方便 。 時(shí)序仿真 在選擇好器件并完成布局 、 布線之后進(jìn)行 ， 又稱后仿真或定時(shí)仿真 。 時(shí)序仿真可以用來(lái)分析系統(tǒng)中各部分的時(shí)序關(guān)系以及仿真設(shè)計(jì)性能 。 2022/3/13 164