微型計算機系統(tǒng)與接口：ch(3)-資料下載頁
2025-02-21 10:32本頁面
【正文】 示所有對外部存儲器的寫操作執(zhí)行寫直達策略。 ? PCD（ page cache disable） 輸出，頁面 Cache禁止信號 Upipe L2 cache 命中 (00000054h~00000057h) ?讀取的順序是： ? 50~57H、 ? 58~5FH、 ? 40~47H、 ? 48~4FH。 ?注意，地址線 A A4的取值如同觸發(fā)器，除了第一次讀 A A3指向目標地址以外，每讀一次， A3的狀態(tài)“翻轉(zhuǎn)”一次，每讀兩次，A4的狀態(tài)“翻轉(zhuǎn)”一次。 Vpipe L2 cache 不命中 (0000008Ch~0000008Fh ） Vpipe L2 cache 不命中 (0000008Ch~0000008Fh ） ? DRAM的猝發(fā)讀需要 2個 T狀態(tài)（圖 516）。在第一個數(shù)據(jù)周期（ T2）， BRDY為無效狀態(tài)，到第二個數(shù)據(jù)周期， BRDY、 KEN信號以及來自存儲器的數(shù)據(jù)才被驅(qū)動為有效狀態(tài)。 ?主存控制器將存儲體分為結(jié)構(gòu)相同的兩部分： A排（ bank）和 B排。 A和 B中每行都是 8個字節(jié)，每次猝發(fā)讀正好讀取 8個字節(jié)。兩排合在一起，每 2行對應(yīng)一個 Cache行。由 A4的 0和 1狀態(tài)分別控制選取兩排存儲體的偶數(shù)行和奇數(shù)行，由 A3的 0和 1分別選擇 A排與 B排。 ?對于目標地址是 0000008CH~0000008FH的雙字，猝發(fā)讀的順序是： 88~8FH， 80~87H， 98~9FH，90~97H。 Vpipe L2 cache 不命中 訪問主存儲器 主存儲器結(jié)構(gòu) Upipe， Vpipe L2 Cache 同時命中 — 流水線讀 （ 00000054h~00000057h ）（ 0000008Ch~0000008Fh ） Upipe， Vpipe L2 Cache 同時命中 — 流水線讀 （ 00000054h~00000057h ）（ 0000008Ch~0000008Fh ） ? U、 V流水線在訪問 L2 Cache時全都命中 ， L2 Cache便啟動 地址流水線 功能。 ? 首先是為 U的周期 A的 L2訪問， CPU發(fā)出地址和總線周期定義，置 ADS=0， PCD=0。 L2 Cache收到地址，在目錄中查找， L2命中，把第一組“四字”放到數(shù)據(jù)總線上。同時 L2 Cache驅(qū)動NA信號有效 ，向處理器申請開始下一個周期的訪問 。 ? 處理器 采樣到 NA有效 ， 結(jié)束周期 A的地址 和 總線周期定義 信號，一個時鐘周期后（ t5） 啟動周期 B，為 V進行 L2 Cache訪問。周期 A的猝發(fā)讀也在進行中。 ? L2 Cache在目錄中查找， 確認 V流水線 L2 Cache命中 。緊接著又 把 NA信號置 0，請求處理器進行下一個周期 C的傳送 。 ? Pentium存儲管理部件規(guī)定，處理器如果 已經(jīng)發(fā)出兩個訪問周期的地址，但還沒完成讀操作時，不會啟動第三個總線周期 。
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