[計算機(jī)軟件及應(yīng)用]計算機(jī)結(jié)構(gòu)與邏輯設(shè)計3邏輯-資料下載頁
2025-01-19 17:39本頁面
【正文】 一種邏輯符號的所有入 、 出端同時加上或者去掉小圈 ， 當(dāng)一根線上有兩個小圈 ， 則無需畫圈 ? 原來的符號互換（與 ←→ 或、同或 ←→ 異或 ） 高電平 VH用邏輯 1表示 ，低電平 VL用邏輯 0表示 正邏輯與負(fù)邏輯 （與非門） （或非門） 高電平 VH用邏輯 0表示 ，低電平 VL用邏輯 1表示 31 門電路主要技術(shù)要求 ? 1. 邏輯電平穩(wěn)定 高電平范圍 （ VHmax —— VH —— VHmin） 低電平范圍（ VLmax —— VL —— VLmin ） 區(qū)別于模擬電路的優(yōu)點， 不同電路之間要加電平轉(zhuǎn)換電路。 CMOS— 〉 TTL 32 門電路主要技術(shù)要求 ? 2. 功率小 理解平均靜態(tài)功耗，動態(tài)功耗，總功耗概念 ? 3. 工作速度高 延遲影響：內(nèi)部電子渡越時間，外部電容充放電影響。 非門： t PHL時間， t PLH時間，平均延遲時間 tpd= (tPHL+tPLH)/2 33 門電路主要技術(shù)要求 ? 4. 抗干擾能力強(qiáng) 干擾裕度： VNL= VILmax – VOLmax ， VNH= VOHmin – VIHmin ? 5. 負(fù)載能力強(qiáng) 拉電流 A VCC Ru Vo 拉電流 Vo= VCC – IOHRu IoHmax= (VCC – VOHmin)/Ru 34 門電路主要技術(shù)要求 ? 5. 負(fù)載能力強(qiáng) ? 灌電流： ? 為了保持低電平夠低： ? 灌電流比拉電流大。 ? 電容影響波形的延遲，充放電過程。通?？紤]輸出高電平時候的 3τ時間。 扇出系數(shù)：能夠驅(qū)動多少門電路的能力。 IoLmax= (VOLmax – IRU rs)/rs 35 互補輸出電路結(jié)構(gòu) ?推拉輸出：增加驅(qū)動能力，提升工作速度。 ?嚴(yán)禁兩個門電路輸出直接并聯(lián)。容易燒電路。 （另外有一種 OC門電路和三態(tài)門電路） 36 為什么需要 OC門？ 普通與非門輸出不能直接連在一起實現(xiàn)“線與”！ 集電極開路門（ OC門） 線與：靠線的連接實現(xiàn) 與 的邏輯功能。 L1 L2 L=L1L2 amp。 amp。 37 BAY ?? OC 與非門的電路結(jié)構(gòu) A B + V CC Y R Y A B amp。 OC 門邏輯符號 T 1 T 2 T 3 u B1 集電極開路門（ OC門） 38 三態(tài)門 （ TSL) 電路的特點：輸出電阻較小 的高、低電平狀態(tài)外，還具 有高輸出電阻的第三態(tài)。 結(jié)論：電路的輸出有高阻態(tài)、高電平和低電平 3種狀態(tài)。 39 集成電路外部封裝 ?與、或、與非門等 ?雙列直插封裝，貼片封裝 ?實驗上常用到。 通過前面的知識，基本可以讀懂門電路的datasheet了。 40 作業(yè) P385, (1), (4), (3), (1)(2), (5), (4) 41 邏輯的海洋
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