[高等教育]第7章晶體管與模擬集成電路基本單元設(shè)計-資料下載頁
2025-01-19 08:59本頁面
【正文】 pmos * .lib sf: slow nmos, fast pmos * .lib ss: slow nmos, slow pmos 模擬集成電路的工藝角仿真 (續(xù) ) ?這段注釋指明了該仿真模型文件包含了 MOS器件參數(shù)的 典型值和 4個工藝角 參數(shù)值，并分別以 tt、 ff、 fs、 sf和 ss為標識。 ?在電路的 Spice網(wǎng)表中，通過 .lib語句就可以選擇不同情況下的器件參數(shù)進行電路仿真 。 模擬集成電路的 版圖設(shè)計 要點 版圖設(shè)計 基本要求 : 在整個集成電路設(shè)計過程中， 版圖設(shè)計 是其中重要的一環(huán)，它將每個元件的 電路表示 轉(zhuǎn)換成 物理設(shè)計 。同時，元件間連接的線網(wǎng)也被轉(zhuǎn)換成幾何連線圖形。對于復雜的版圖設(shè)計，一般把版圖設(shè)計分成若干個子步驟進行。 1） 版圖模塊分劃 為了將處理問題的規(guī)模縮小，通常把整個電路劃分成若干個模塊，分別設(shè)計子單元模塊的版圖，然后再組合起來。 2） 版圖規(guī)劃和布局 （ Floorplanning and layout） 其目的在于為每個模塊在整個芯片中選擇一個好的布圖方案，從而使得傳輸信號通路與非相關(guān)信號通路分隔開，降低有用信號受干擾的程度。 3） 布線 布線是指根據(jù)一定的 規(guī)則和電路的限制 把布好局的各個模塊用互連線連接起來，并進一步優(yōu)化布線結(jié)果。 4） 壓縮 壓縮是指布線完成后的優(yōu)化處理過程，其目的是為了進一步的減小芯片的面積。 版圖 匹配設(shè)計 匹配設(shè)計 ，主要是晶體管匹配設(shè)計和電阻電容匹配設(shè)計。晶體管匹配設(shè)計是為了 減小模擬電路的共模漂移電流和失調(diào) ，電阻電容匹配設(shè)計是為了 保證一定的匹配精度 。還可 抑制共模噪聲 和 偶次諧波 。 1）使用 相同尺寸的叉指（ finger） 結(jié)構(gòu) 由于模擬集成電路經(jīng)常有一些晶體管的溝道寬度很大，為了 減小 MOS晶體管源漏結(jié)面積和柵電阻 ，獲得大的柵寬，常將其分為很多部分，就是我們所說的 叉指結(jié)構(gòu) 。 2）在可能的情況下，盡可能采用 大的柵長和柵寬的晶體管 。（匹配 ） 3）要求匹配的晶體管在版圖中 排列方向一致 。 4）應使晶體管的排列以 中心對稱 。 5） 盡量減少金屬布線通過晶體管的有源區(qū) 。 運算放大器的設(shè)計 課下學習
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