[高等教育]第7章晶體管與模擬集成電路基本單元設(shè)計(jì)-資料下載頁(yè)
2025-01-19 08:59本頁(yè)面
【正文】 pmos * .lib sf: slow nmos, fast pmos * .lib ss: slow nmos, slow pmos 模擬集成電路的工藝角仿真 (續(xù) ) ?這段注釋指明了該仿真模型文件包含了 MOS器件參數(shù)的 典型值和 4個(gè)工藝角 參數(shù)值，并分別以 tt、 ff、 fs、 sf和 ss為標(biāo)識(shí)。 ?在電路的 Spice網(wǎng)表中，通過(guò) .lib語(yǔ)句就可以選擇不同情況下的器件參數(shù)進(jìn)行電路仿真 。 模擬集成電路的 版圖設(shè)計(jì) 要點(diǎn) 版圖設(shè)計(jì) 基本要求 : 在整個(gè)集成電路設(shè)計(jì)過(guò)程中， 版圖設(shè)計(jì) 是其中重要的一環(huán)，它將每個(gè)元件的 電路表示 轉(zhuǎn)換成 物理設(shè)計(jì) 。同時(shí)，元件間連接的線網(wǎng)也被轉(zhuǎn)換成幾何連線圖形。對(duì)于復(fù)雜的版圖設(shè)計(jì)，一般把版圖設(shè)計(jì)分成若干個(gè)子步驟進(jìn)行。 1） 版圖模塊分劃 為了將處理問(wèn)題的規(guī)?？s小，通常把整個(gè)電路劃分成若干個(gè)模塊，分別設(shè)計(jì)子單元模塊的版圖，然后再組合起來(lái)。 2） 版圖規(guī)劃和布局 （ Floorplanning and layout） 其目的在于為每個(gè)模塊在整個(gè)芯片中選擇一個(gè)好的布圖方案，從而使得傳輸信號(hào)通路與非相關(guān)信號(hào)通路分隔開，降低有用信號(hào)受干擾的程度。 3） 布線 布線是指根據(jù)一定的 規(guī)則和電路的限制 把布好局的各個(gè)模塊用互連線連接起來(lái)，并進(jìn)一步優(yōu)化布線結(jié)果。 4） 壓縮 壓縮是指布線完成后的優(yōu)化處理過(guò)程，其目的是為了進(jìn)一步的減小芯片的面積。 版圖 匹配設(shè)計(jì) 匹配設(shè)計(jì) ，主要是晶體管匹配設(shè)計(jì)和電阻電容匹配設(shè)計(jì)。晶體管匹配設(shè)計(jì)是為了 減小模擬電路的共模漂移電流和失調(diào) ，電阻電容匹配設(shè)計(jì)是為了 保證一定的匹配精度 。還可 抑制共模噪聲 和 偶次諧波 。 1）使用 相同尺寸的叉指（ finger） 結(jié)構(gòu) 由于模擬集成電路經(jīng)常有一些晶體管的溝道寬度很大，為了 減小 MOS晶體管源漏結(jié)面積和柵電阻 ，獲得大的柵寬，常將其分為很多部分，就是我們所說(shuō)的 叉指結(jié)構(gòu) 。 2）在可能的情況下，盡可能采用 大的柵長(zhǎng)和柵寬的晶體管 。（匹配 ） 3）要求匹配的晶體管在版圖中 排列方向一致 。 4）應(yīng)使晶體管的排列以 中心對(duì)稱 。 5） 盡量減少金屬布線通過(guò)晶體管的有源區(qū) 。 運(yùn)算放大器的設(shè)計(jì) 課下學(xué)習(xí)
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