crc課程設(shè)計報告-資料下載頁
2025-01-18 21:03本頁面
【正文】 圖12 （24，16）CRC解碼器電路封裝解碼仿真結(jié)果波形為： 圖13 信息碼為1010 1010 1010 1010 0011 0110時的解碼 波形分析：接收端信息為1010 1010 1010 1010 0011 0110，即為正確序列碼組，輸出應(yīng)該從第二十五個時鐘，即下一周期開始觀察，如圖，每個周期為 20us，即從480us開始觀察，輸出OUT為正確信息序列，判斷信號PAN為低電平，表明解碼為正確碼組。 又如輸入錯誤碼組：1110 1010 1010 1010 0011 0110 當(dāng)輸入碼組為錯碼時： 圖 14 輸入錯誤碼組時的解碼波形 波形分析：如圖，接收端信息為1110 1010 1010 1010 0011 0110，即為錯誤序列碼組，輸出從第二個周期開始觀察，輸出OUT為接收信息，系統(tǒng)實現(xiàn)糾錯功能，輸出為1010 1010 1010 1010 0011 0110，并且判斷信號PAN在出錯位處為高電平，可見與設(shè)計思想一致。 （24，16）CRC 循環(huán)冗余校驗碼編解碼器總圖 將CRC編解碼時建模的圖形連接在一起，組成（24，16）CRC循環(huán)編解碼器。如下所示： 圖15 （24，16）CRC 循環(huán)編解碼器 編解碼仿真結(jié)果波形為：圖16 輸入信息碼為1010 1010 1010 1010的編解碼波形波形分析：輸入信息碼為1010 1010 1010 1010，控制信號AA控制輸入過程，當(dāng)16位信息碼輸入完成后，切換門電路開關(guān)閉合，最終生成8位監(jiān)督碼。由OUT輸出編碼后的信息序列。判斷電平PAN顯示低電平，表示接受到正確信息序列。證明該設(shè)計無誤，符合基本要求。由于該課題為信道編碼，對于循環(huán)冗余校驗碼編解碼器總圖傳輸過程中出錯時的情況不易仿真，此處不做討論。體會與心得通過這一次通信課程設(shè)計，讓我對CRC校驗碼有了很深的了解，也相應(yīng)的對quartus軟件的使用有了很大的加深。經(jīng)過我的努力，還是比較符合要求的完成了課題的設(shè)計。這也使我明白了，學(xué)習(xí)上的很多事情，只要肯下功夫去鉆研，就一定能夠有所收獲的。作為通信專業(yè)的學(xué)生，通過通信原理的課程設(shè)計，可以提高我們對通信電路設(shè)計領(lǐng)域的認識，有利于培養(yǎng)我們在通信電路設(shè)計方面的能力。通過和同學(xué)分工合作既鍛煉了我們合作能力同時也提高了我們獨立分析問題和解決問題的能力。設(shè)計過程的復(fù)雜加老師的嚴格要求有益于培養(yǎng)我們嚴謹?shù)墓ぷ髯黠L(fēng)。課程設(shè)計過程中我遇到了不少問題，尤其是在設(shè)計編碼部分的糾錯功能時遇到了屏障，多虧了同學(xué)和老師的指點幫助，才讓我順利完成設(shè)計，對此我十分感謝他們。通過理論學(xué)習(xí)到實際應(yīng)用，我們更加深刻了解到了理論與實踐結(jié)合的重要性，在設(shè)計之中也遇到了種種問題和困難，通過對這些問題的解決也相應(yīng)的提高了我們的動手和解決問題的本領(lǐng)，總之，此次課程設(shè)計我收益匪淺。 參考文獻 [1]杜慧敏，李宥謀，趙全良，基于 Verilog 語言的實用 FPGA 設(shè)計 [M]，西安電子科技大學(xué)出版社，2005 年[2]原東昌，李晉炬，通信原理與實驗[M]，北京理工大學(xué)出版社，2000 年[3] 蔣安平，循環(huán)冗余校驗碼的硬件并行實現(xiàn)[J]，微電子學(xué)與計算機, 2005年[4] 夏澤中，柴慶芬，循環(huán)冗余校驗碼算法的分析及VHDL語言實現(xiàn)[J]，計算機與數(shù)字工程,2005年 附 錄CRC8 監(jiān)督碼具體計算方法如下：若輸入信息碼為0000 0000 1111 1111， 可得監(jiān)督碼為10101100，與信息碼一一對應(yīng)。同理可得：若信息碼為 1111 1111 1111 1111，可以得到信息序列為 1111 1111 1111 1111 00101101； 若信息碼為 1010 1010 1010 1010 ，可以得到信息序列為 1010 1010 1010 1010 00110110。第 19 頁 共 19 頁
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