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2025-01-17 13:13本頁面
【正文】 GIC_VECTOR(7 DOWNTO 0)。 JJZ:IN INTEGER RANGE 0 TO 9999。 DDSJ:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 LCZSX,LCZGX,DDSJSX,DDSJGX,JJZBX,JJZSX,JJZGX:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 END YIMA1。ARCHITECTURE ART OF YIMA1 IS SIGNAL LCZ1 : INTEGER RANGE 0 TO 99 。 SIGNAL LCZS,LCZG,JJZB,JJZS,JJZG: INTEGER RANGE 0 TO 9 。BEGIN DDSJSX=DDSJ(7 DOWNTO 4)。 DDSJGX=DDSJ(3 DOWNTO 0)。 等待時間譯碼顯示 LCZ1=CONV_INTEGER(LCZ)。END。將等待時間ＤＤＳＪ、里程值ＬＣＺ和計價值ＪＪＺ的百位十位個位轉換成ＢＣＤ碼，通過譯碼器在七段數(shù)碼管中顯示出來。4 編譯及仿真（１）仿真軟件Quartus II的簡單介紹和說明隨著技術的發(fā)展，用戶對開發(fā)工具的要求越來越高，Altera 公司適時推出了新的開發(fā)工具Quartus II 軟件。Quartus II 集成環(huán)境包括以下內(nèi)容：系統(tǒng)級設計、嵌入式軟件開發(fā)、可編程邏輯器件(PLD)設計、綜合，布局和布線、驗證和仿真。Quartus II 集成環(huán)境除支持MAX 系列、FLEX 系列、ACEX1K 系列器件外，還支持Altera 公司的APEX20K 系列、Stratix 系列、Cyclone 系列和MAX II 系列等新型CPLD/FPGA 器件。Quartus II 設計軟件根據(jù)設計者的需要提供了一個完整的多平臺開發(fā)環(huán)境，它包含整個FPGA 和CPLD設計階段的解決方案。Quartus II 軟件的開發(fā)流程如下圖所示。圖３ QuartusII 軟件的開發(fā)流程（２）仿真波形圖 圖４ 等待判別模塊波形圖 圖５ 里程值計算模塊波形 圖６ 等待時間計算模塊波形圖 圖７ 計價值模塊波形圖 圖８ 譯碼模塊波形圖 圖９ 頂層文件波形圖5 硬件調(diào)試與結果分析通過對設計電路的分析，鍵3對應于START輸入信號，WCLK對應于CLK2，CLK1對應于CLK0，八個數(shù)碼管作為等待時間、里程值和計價值的顯示用。選定電路圖之后，再選擇ACEX1K/EP1K30TC1443器件，輸出信號進行引腳鎖定。下載完成后便可進行硬件驗證和調(diào)試。由于本次課程設計我用的是Quartus Ⅱ軟件，下載出現(xiàn)問題，不能下載。就遺憾的沒有進行硬件驗證。下面是仿真時序圖： 圖10 仿真時序圖譯碼過程由于有時間延遲和中間信號替換，導致仿真時序圖出現(xiàn)一些混亂值，但持續(xù)時間很短，不影響譯碼顯示。6 參考文獻（1）黃智偉. FPGA系統(tǒng)設計與實踐 電子工業(yè)出版社 （2）焦素敏. EDA課程設計指導書 河南工業(yè)大學 （3）焦素敏. EDA技術基礎 清華大學出版社 （4） 西安電子科技大學出版社 （5） 清華大學出版社 （6） 高等教育出版社 心得體
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