eda課程設(shè)計(jì)報(bào)告--出租車計(jì)價(jià)器-資料下載頁(yè)
2025-01-17 13:13本頁(yè)面
【正文】 GIC_VECTOR(7 DOWNTO 0)。 JJZ:IN INTEGER RANGE 0 TO 9999。 DDSJ:IN STD_LOGIC_VECTOR(7 DOWNTO 0)。 LCZSX,LCZGX,DDSJSX,DDSJGX,JJZBX,JJZSX,JJZGX:OUT STD_LOGIC_VECTOR(3 DOWNTO 0)。 END YIMA1。ARCHITECTURE ART OF YIMA1 IS SIGNAL LCZ1 : INTEGER RANGE 0 TO 99 。 SIGNAL LCZS,LCZG,JJZB,JJZS,JJZG: INTEGER RANGE 0 TO 9 。BEGIN DDSJSX=DDSJ(7 DOWNTO 4)。 DDSJGX=DDSJ(3 DOWNTO 0)。 等待時(shí)間譯碼顯示 LCZ1=CONV_INTEGER(LCZ)。END。將等待時(shí)間ＤＤＳＪ、里程值ＬＣＺ和計(jì)價(jià)值ＪＪＺ的百位十位個(gè)位轉(zhuǎn)換成ＢＣＤ碼，通過(guò)譯碼器在七段數(shù)碼管中顯示出來(lái)。4 編譯及仿真（１）仿真軟件Quartus II的簡(jiǎn)單介紹和說(shuō)明隨著技術(shù)的發(fā)展，用戶對(duì)開(kāi)發(fā)工具的要求越來(lái)越高，Altera 公司適時(shí)推出了新的開(kāi)發(fā)工具Quartus II 軟件。Quartus II 集成環(huán)境包括以下內(nèi)容：系統(tǒng)級(jí)設(shè)計(jì)、嵌入式軟件開(kāi)發(fā)、可編程邏輯器件(PLD)設(shè)計(jì)、綜合，布局和布線、驗(yàn)證和仿真。Quartus II 集成環(huán)境除支持MAX 系列、FLEX 系列、ACEX1K 系列器件外，還支持Altera 公司的APEX20K 系列、Stratix 系列、Cyclone 系列和MAX II 系列等新型CPLD/FPGA 器件。Quartus II 設(shè)計(jì)軟件根據(jù)設(shè)計(jì)者的需要提供了一個(gè)完整的多平臺(tái)開(kāi)發(fā)環(huán)境，它包含整個(gè)FPGA 和CPLD設(shè)計(jì)階段的解決方案。Quartus II 軟件的開(kāi)發(fā)流程如下圖所示。圖３ QuartusII 軟件的開(kāi)發(fā)流程（２）仿真波形圖 圖４ 等待判別模塊波形圖 圖５ 里程值計(jì)算模塊波形 圖６ 等待時(shí)間計(jì)算模塊波形圖 圖７ 計(jì)價(jià)值模塊波形圖 圖８ 譯碼模塊波形圖 圖９ 頂層文件波形圖5 硬件調(diào)試與結(jié)果分析通過(guò)對(duì)設(shè)計(jì)電路的分析，鍵3對(duì)應(yīng)于START輸入信號(hào)，WCLK對(duì)應(yīng)于CLK2，CLK1對(duì)應(yīng)于CLK0，八個(gè)數(shù)碼管作為等待時(shí)間、里程值和計(jì)價(jià)值的顯示用。選定電路圖之后，再選擇ACEX1K/EP1K30TC1443器件，輸出信號(hào)進(jìn)行引腳鎖定。下載完成后便可進(jìn)行硬件驗(yàn)證和調(diào)試。由于本次課程設(shè)計(jì)我用的是Quartus Ⅱ軟件，下載出現(xiàn)問(wèn)題，不能下載。就遺憾的沒(méi)有進(jìn)行硬件驗(yàn)證。下面是仿真時(shí)序圖： 圖10 仿真時(shí)序圖譯碼過(guò)程由于有時(shí)間延遲和中間信號(hào)替換，導(dǎo)致仿真時(shí)序圖出現(xiàn)一些混亂值，但持續(xù)時(shí)間很短，不影響譯碼顯示。6 參考文獻(xiàn)（1）黃智偉. FPGA系統(tǒng)設(shè)計(jì)與實(shí)踐 電子工業(yè)出版社 （2）焦素敏. EDA課程設(shè)計(jì)指導(dǎo)書 河南工業(yè)大學(xué) （3）焦素敏. EDA技術(shù)基礎(chǔ) 清華大學(xué)出版社 （4） 西安電子科技大學(xué)出版社 （5） 清華大學(xué)出版社 （6） 高等教育出版社 心得體
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