可測(cè)性設(shè)計(jì)技術(shù)word版-資料下載頁
2025-01-16 05:21本頁面
【正文】 試訪問機(jī)制(TAM)研究、可測(cè)性結(jié)構(gòu)與信息格式標(biāo)準(zhǔn)化問題，測(cè)試集緊縮和壓縮技術(shù)，模數(shù)混合系統(tǒng)可測(cè)性技術(shù)，可測(cè)性設(shè)計(jì)平臺(tái)技術(shù)等也會(huì)成為可測(cè)性技術(shù)的熱點(diǎn)。此外，新測(cè)試方法研究對(duì)可測(cè)性技術(shù)的引領(lǐng)作用非常突出，因此，有關(guān)IDDQ和BIST等測(cè)試方法的研究也會(huì)為下一代可測(cè)性設(shè)計(jì)技術(shù)發(fā)展產(chǎn)生重要的推動(dòng)作用。4可測(cè)性設(shè)計(jì)的意義 據(jù)統(tǒng)計(jì)資料表明，檢測(cè)一個(gè)故障并排除它，所需的開銷若以芯片級(jí)為1，則插件級(jí)為10，系統(tǒng)級(jí)為100，機(jī)器使用現(xiàn)場(chǎng)為1000。這表明，故障一定要在芯片級(jí)測(cè)出并排除它，絕不能把壞芯片帶到插件中去。但由于現(xiàn)在的芯片，一般都是幾千到幾百萬個(gè)門的電路，而外部可用于測(cè)試的端腳又非常的少，因此，芯片的測(cè)試是一件十分困難的事。盡管新的測(cè)試方法不斷涌現(xiàn)，但由于集成技術(shù)的快速發(fā)展，測(cè)試生成的速度遠(yuǎn)遠(yuǎn)趕不上集成度的增長(zhǎng)的需要。 根據(jù)很多實(shí)驗(yàn)證實(shí)，測(cè)試生成和故障模擬所用的計(jì)算機(jī)的時(shí)間與電路中門數(shù)的平方到立方成正比，也就是說測(cè)試的開銷呈指數(shù)關(guān)系增長(zhǎng)。但另一方面，由于微電子技術(shù)的發(fā)展，研制與生產(chǎn)成本的增長(zhǎng)速度遠(yuǎn)遠(yuǎn)小于指數(shù)增長(zhǎng)。因此，就使得測(cè)試成本與研制成本的比例關(guān)系發(fā)生了極大的變化，有的測(cè)試成本甚至占產(chǎn)品總成本的70%以上，出現(xiàn)了測(cè)試與研制開銷倒掛的局面?！ ? 測(cè)試生成處理開銷與電路規(guī)模的關(guān)系采用可測(cè)性設(shè)計(jì)可使測(cè)試生成處理開銷大大下降，如圖1所示。圖中DT表示可測(cè)性設(shè)計(jì)，UD表示無拘束設(shè)計(jì)，H表示測(cè)試開銷，G表示電路中的門數(shù)。從圖中可以看出，對(duì)于無拘束設(shè)計(jì)，測(cè)試開銷將隨電路規(guī)模的增大呈指數(shù)上升，而采用了可測(cè)性設(shè)計(jì)之后，測(cè)試開銷與電路規(guī)模基本上呈線性增長(zhǎng)關(guān)系。因此，我們可以得出結(jié)論：對(duì)于LSI和VLSI，可測(cè)性設(shè)計(jì)是必不可少的。 參考文獻(xiàn)(References) [1](1).5258(頁)..[2].[3](第一版)..[4] 陳光禹. 可測(cè)性設(shè)計(jì)技術(shù)[M]. 北京：電子工業(yè)出版社，1997. CHEN Guangju. Testability Design Technology[M]. Beijing: Publishing House of Electronics Industry, 1997. (in Chinese) [5] IEEE Std 1149. 11990. Test access port and boundary scan architecture[S]. 2001. [6] 田仲，石君友. 系統(tǒng)測(cè)試性設(shè)計(jì)分析與驗(yàn)證[M]. 北京：北京航空航天大學(xué)出版社，2003. [7] Huynh S D，Seongwon K. Testability analysis and multifrequency ATPG for analog circuits and systems[A]. 1998 IEEE/ACM International Conference on ComputerAided Design[C]. ~383.
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