fpga模擬電話計(jì)費(fèi)器設(shè)計(jì)-資料下載頁
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【正文】 mp。a==39。d3) bufr=fee%39。d10。 else if(re_enamp。amp。a==39。d4) bufr=miao%439。d10。 end 639。b11_1101:begin if(!checkamp。amp。a==1) bufr=balance/439。d10%439。d10。 else if(check) bufr=y_miao/439。d10。 else if(tamp。amp。a==39。d2) bufr=money/39。d10%39。d10。 else if(t1amp。amp。a==39。d3) bufr=fee/439。d10%439。d10。 else if(re_enamp。amp。a==39。d4) bufr=miao/439。d10。 end 639。b11_1011:begin if(!checkamp。amp。a==1) bufr=balance/39。d100%39。d10。 else if(check) bufr=y_fen%439。d10。 else if(tamp。amp。a==39。d2) bufr=money/39。d100%39。d10。 else if(t1amp。amp。a==39。d3) bufr=fee/39。d100%39。d10。 else if(re_enamp。amp。a==39。d4) bufr=fen%439。d10。 end 639。b11_0111:begin if(!checkamp。amp。a==1) bufr=balance/39。d1000%39。d10。 else if(check) bufr=y_fen/439。d10。 else if(tamp。amp。a==39。d2) bufr=money/39。d1000。 else if(t1amp。amp。a==39。d3) bufr=0。 else if(re_enamp。amp。a==39。d4) bufr=fen/439。d10。 end 639。b10_1111:begin if(!checkamp。amp。a==1) bufr=balance/39。d10000%39。d10。 else if(check) bufr=y_shi%439。d10。 else if((t||t1)amp。amp。(a==39。d2||a==39。d3)) bufr=0。 else if(re_enamp。amp。a==39。d4) bufr=shi%439。d10。 end 639。b01_1111:begin if(!checkamp。amp。a==1) bufr=balance/39。d100000。 else if(check) bufr=y_shi/439。d10。 else if((t||t1)amp。amp。(a==39。d2||a==39。d3)) bufr=0。 else if(re_enamp。amp。a==39。d4) bufr=shi/439。d10。 end endcase if(a==39。d5) bufr=0。 endalways @( posedge clk) begin case (bufr) // 段選0~9，共陽 439。b0000:sm_seg = 839。hc0。 439。b0001:sm_seg = 839。hf9。 439。b0010:sm_seg = 839。ha4。 439。b0011:sm_seg = 839。hb0。 439。b0100:sm_seg = 839。h99。 439。b0101:sm_seg = 839。h92。 439。b0110:sm_seg = 839。h82。 439。b0111:sm_seg = 839。hf8。 439。b1000:sm_seg = 839。h80。 439。b1001:sm_seg = 839。h90。 endcase if(!check||!t||!t1) begin if(sm_bit==639。b11_1011) sm_seg[7]=0。end//顯示第三個(gè)數(shù)碼管的小數(shù)點(diǎn) if(re_en||check||a==39。d5) sm_seg[7]=1。//去掉小數(shù)點(diǎn) end endmodule 參考文獻(xiàn)[1] 潘松，黃繼業(yè).《EDA技術(shù)實(shí)用教程Verilog HDL版》第四版,科學(xué)出版社.[2] 吳厚航.《深入淺出玩轉(zhuǎn)FPGA》[第2版],北京航空航天大學(xué)出版社.[3] 張延偉，楊金巖，葛愛學(xué).《Verilog HDL程序設(shè)計(jì)實(shí)例詳解》,人民郵電出版社.[4] 王冠, 黃熙, 王鷹.《Verilog HDL與數(shù)字電路設(shè)計(jì)》,機(jī)械工業(yè)出版社.[5] 朱正偉.《EDA技術(shù)及應(yīng)用》，清華大學(xué)出版社.18
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