eda課程設(shè)計---基于fpga的半整數(shù)分頻器設(shè)計-資料下載頁
2025-01-16 02:57本頁面
【正文】 0)。 分鐘個位譯碼輸出 fyimah:out std_logic_vector(6 downto 0)。 分鐘十位譯碼輸出 baoj:out std_logic )。end entity yjlh。architecture art of yjlh isponent jsq isport (,res,clk:in std_logic。 cout :out std_logic。 flow,fhigh,mlow,mhigh:out std_logic_vector(3 downto 0))。 end ponent jsq。 jsq控制模塊ponent yima isport(a:in std_logic_vector(3 downto 0)。 p:out std_logic_vector(6 downto 0))。end ponent yima。譯碼模塊ponent cou5 isport(clk,reset,en:in std_logic。 speak:out std_logic)。end ponent cou5。報警模塊signal s1,s2,s3,s4:std_logic_vector(3 downto 0)。signal s5:std_logic。beginu1:jsq port map(sen,resa,clka,s5,s1,s2,s3,s4)。u2:yima port map(s1,fyimal)。u3:yima port map(s2,fyimah)。u4:yima port map(s3,myimal)。u5:yima port map(s4,myimah)。u6:cou5 port map(clka,resb,s5,baoj)。各模塊通過位置關(guān)聯(lián)end architecture art。定時器原件例化后生成的原件圖如下： 圖七 定時器原件生成圖3. 定時器原件例化后波形仿真圖如下： 圖八 定時器原件例化后波形仿真、輸出接口說明接口名稱類型(輸入/出)結(jié)構(gòu)圖上的信號名說明I0INsen計數(shù)控制模塊jsq置位控制端CLKINclka系統(tǒng)時鐘 1HzI1INresa計數(shù)控制模塊jsq復(fù)位控制端I2INresb報警模塊復(fù)位控制端P[0..6]OUTmyimal譯碼器對秒鐘的個位譯碼輸出P[7..12]OUTmyimah譯碼器對秒鐘的十位譯碼輸出P[13..18]0UTfyimal譯碼器對分鐘的個位譯碼輸出P[19..24]OUTfyimah譯碼器對分鐘的十位譯碼輸出p25OUTbaoj報警模塊輸出端接報警器在這次課程設(shè)計中，基本完成了99分鐘定時器的設(shè)計，實(shí)現(xiàn)了其所有功能。但是在此過程中，遇到了很多困難，如編寫程序過程中出現(xiàn)錯誤語句，或者編寫的語句不能完成預(yù)期的功能等。但經(jīng)過反復(fù)修改與調(diào)試，程序沒有了錯誤，盡管如此，該程序也未能編譯成功，后來才發(fā)現(xiàn)只有把要編譯的文件指成當(dāng)前文件才可進(jìn)行編譯。又如在設(shè)計原理圖過程當(dāng)中保存該文件時名字命名的問題，又有了新的認(rèn)識，進(jìn)一步掌握了VHDL的命名規(guī)則。同時原理圖設(shè)計必須要規(guī)范，連線必須要嚴(yán)謹(jǐn)，且每一個步驟和過程都必須要編譯通過，才可逐步進(jìn)行下一環(huán)節(jié)。當(dāng)然還有很多問題都出現(xiàn)在設(shè)計過程中，但是經(jīng)過反復(fù)琢磨、推敲和老師的指導(dǎo)都完全解決了。最終完成了99分鐘定時器的設(shè)計。[1] 譚會生，. 西安：西安電子科技大學(xué)出版社，2006,12.[2] 孫俊逸，劉江海。EDA技術(shù)課程設(shè)計。北京：華中科技大學(xué)出版社，2009,5[3] 徐志軍，：.[4] 楊曉慧，：國防工業(yè)出版社，2007,7.[5] 王誠，吳繼華等，ALTERA FPGA/CPLD設(shè)計（基礎(chǔ)篇）.北京：人民郵電出版社，2008,12.
規(guī)章制度相關(guān)推薦
鄂ICP備17016276號-1