【正文】 延遲線芯片 ? 固定長(zhǎng)度延遲線 ? 多抽頭延遲線 ? 程控延遲線 中國(guó)科大 快電子學(xué) 安琪 59 ? 固定長(zhǎng)度延遲線 ? 無源延遲線（ Passive Delay Line） ? RC 或 LC 無源延遲線 ? Microstrip Line (蛇形線 )無源延遲線 中國(guó)科大 快電子學(xué) 安琪 60 2020/21系列 無源延遲線 圖 4313 2020/21系列 無源延遲線指標(biāo)參數(shù) 中國(guó)科大 快電子學(xué) 安琪 61 ? 有源延遲線 圖 4314 DS1135L有源延遲線系列 芯片舉例 中國(guó)科大 快電子學(xué) 安琪 62 DS1135L有源延遲線系列 圖 4315 DS1135L有源延遲線指標(biāo)參數(shù) 中國(guó)科大 快電子學(xué) 安琪 63 ? 多抽頭延遲線 ? 品種非常豐富 ? TTL, CMOS, ECL等各種邏輯電平 ? 延遲范圍寬廣 圖 4316 多抽頭延遲線原理示意圖 中國(guó)科大 快電子學(xué) 安琪 64 多抽頭延遲線舉例 例 1： DDU12H系列 圖 4317 DDU12H系列 5多抽頭延遲線 中國(guó)科大 快電子學(xué) 安琪 65 DDU12H系列指標(biāo)參數(shù) 圖 4318 DDU12H系列 5多抽頭延遲線指標(biāo)參數(shù) 中國(guó)科大 快電子學(xué) 安琪 66 例 2： DDU18H系列 多抽頭延遲線 圖 4317 DDU18系列 5多抽頭延遲線 中國(guó)科大 快電子學(xué) 安琪 67 DDU18H系列指標(biāo)參數(shù) 圖 4318 DDU12H系列 5多抽頭延遲線指標(biāo)參數(shù) 中國(guó)科大 快電子學(xué) 安琪 68 ? 程控延遲線 ? 數(shù)字程控延遲 ? TTL, CMOS, ECL/PECL等各種邏輯電平 ? 延遲范圍寬廣 圖 4319 程控延遲線原理示意圖 Digital Control 中國(guó)科大 快電子學(xué) 安琪 69 程控延遲線舉例 例 1： DS1020系列程控延遲線 圖 4320 程控延遲線原理示意圖 中國(guó)科大 快電子學(xué) 安琪 70 DS1020系列程控延遲線 ? 兩種接口方式： 8bit并行和串行 模式選擇端 ? 使能控制端 ? CMOS工藝，低功耗 圖 4321 DS1020系列程控延遲線原理示意圖 圖 4322 DS1020系列程控延遲線指標(biāo)參數(shù) 中國(guó)科大 快電子學(xué) 安琪 71 ? 基于 PLL和 DLL的可程控時(shí)間延遲（ Skew）集成電路 ? 零延遲或可調(diào)節(jié)延遲時(shí)間集成電路 (2305/2309) ? 延遲鎖定環(huán)（ Delay Lock Loop，簡(jiǎn)稱： DLL） 技術(shù) ? 實(shí)際芯片舉例 中國(guó)科大 快電子學(xué) 安琪 72 ?延遲鎖定環(huán)（ Delay Lock Loop， 簡(jiǎn)稱： DLL）技術(shù) 延遲鎖定環(huán) （ DLL） 的原理類似于鎖相環(huán) （ PLL） 電路的原理 ， 也是一個(gè)負(fù)反饋的機(jī)制 。 延遲鎖定環(huán)電路的設(shè)計(jì)目標(biāo) ， 是產(chǎn)生不受溫度和電源電壓變化影響 ， 精確的信號(hào)延遲時(shí)間 ， 這在時(shí)鐘技術(shù) ， 時(shí)序設(shè)計(jì)和精確時(shí)間測(cè)量中有著廣泛地應(yīng)用 。 圖 7325 壓控延遲線（ VCDL） 基本原理 1．壓控延遲線 我們知道，任何半導(dǎo)體數(shù)字邏輯門電路的輸入和輸出之間都存在著一個(gè)傳輸延遲時(shí)間，而且傳輸延遲時(shí)間的大小與門電路的電源電壓 VCC相關(guān)。在所允許的電源電壓范圍內(nèi)，工作電壓越大，邏輯門電路的傳輸延遲時(shí)間就越小，反之依然。因此，我們可以適當(dāng)調(diào)節(jié)邏輯門電路的電源電壓（ VCC）來改變它的傳輸延遲時(shí)間。 壓控延遲線簡(jiǎn)稱為： VCDL，是英文“ Voltage Controlled Delay Line”的縮寫。 思路： 中國(guó)科大 快電子學(xué) 安琪 73 2．延遲時(shí)間 ? 頻率轉(zhuǎn)換 為了將邏輯門電路的傳輸延遲時(shí)間 tpd的變化轉(zhuǎn)化為電源電壓 VCC的變化 ， 我們首先考慮將傳輸延遲時(shí)間 tpd的變化轉(zhuǎn)換為一個(gè)頻率的變化 ， 因?yàn)檫@種轉(zhuǎn)換相對(duì)是比較容易的 。 如圖所示：將三個(gè)反向器門電路串接起來 ， 最后一個(gè)門電路的輸出再與第一個(gè)門電路的輸入連接 ， 就形成了一個(gè)振蕩器 。 這樣 ， 我們就利用壓控延遲線構(gòu)成了一個(gè)壓控振蕩器 ， 其輸出信號(hào)的頻率由三個(gè)門電路的總延遲時(shí)間 TD所決定 。 我們有： 圖 7325 基于 壓控延遲線的壓控振蕩器（ VCO） 如果我們有一個(gè)精密的參考信號(hào)源，給出一個(gè)穩(wěn)定的參考時(shí)鐘 fref，就可以將上圖中的壓控振蕩器輸出頻率 fo與參考時(shí)鐘 fref相比較，將比較結(jié)果濾波后來控制電源電壓VCC，實(shí)現(xiàn)輸出頻率的穩(wěn)定，這就是鎖相環(huán)的原理。 鎖相環(huán)方案需要給電路提供一個(gè)穩(wěn)定的參考時(shí)鐘信號(hào)。 Do T21f ?中國(guó)科大 快電子學(xué) 安琪 74 3．頻率轉(zhuǎn)換 ? 電壓轉(zhuǎn)換 圖 7325 基于 DLL的延遲線原理 示意圖 ? 在 集成芯片內(nèi)部產(chǎn)生精密的參考時(shí)鐘是相對(duì)不現(xiàn)實(shí)的。 ? 一般是在集成芯片中產(chǎn)生穩(wěn)定的參考電壓源，而將 壓控振蕩器的輸出頻率轉(zhuǎn)化成電壓后與參考電壓進(jìn)行比較，用比較的結(jié)果來控制壓控振蕩器的頻率。 右圖是一個(gè)原理示意圖 ? 反饋電壓：恒流源電流 ? RVCO 壓控電阻的阻值反比于輸出頻率。 ? 壓控電阻： fV轉(zhuǎn)換。 ? 參考電壓：恒流源電流 ? Rref ? 差分放大器比較反饋和參考電壓 ? 差分放大器輸出經(jīng)濾波后控制 壓控 振蕩器的輸出。 中國(guó)科大 快電子學(xué) 安琪 75 DLL型 延遲電路 圖 4325 基于 DLL的延遲線原理 示意圖 ? 在 集成芯片內(nèi)部集成與 DLL電路中壓控延遲線（ VCDL）工藝完全相同的一組壓控延遲線。因而可以用相同的壓控信號(hào)來保證延遲電路的精確時(shí)間延遲。 ? 相關(guān)的產(chǎn)品 中國(guó)科大 快電子學(xué) 安琪 76 DLL的另一種形式 基本構(gòu)成：三部分 ? 壓控延遲線（ VCDL） ? 鑒相器（ PD） ? 充電泵（ Charge Pump） 工作原理：類似于 PLL的反饋機(jī)制 ? 輸入時(shí)鐘與其本身的延遲信號(hào)相比較 ? 鑒相器比較兩者的相位差 ? 充電泵將相位差轉(zhuǎn)換為供電電壓，調(diào)整 VDCL的傳輸 時(shí)間延遲。 中國(guó)科大 快電子學(xué) 安琪 77 DLL的應(yīng)用 : 時(shí)間內(nèi)插（分相時(shí)鐘） CLK0 CLK1 CLK8 CLK9 Tclk 中國(guó)科大 快電子學(xué) 安琪 78 ? 實(shí)際芯片舉例 圖 7329 應(yīng)用舉例 例 1： CY2305/09 中國(guó)科大 快電子學(xué) 安琪 79 CY2305/09 芯片特征 中國(guó)科大 快電子學(xué) 安琪 80 輸出相位調(diào)節(jié) 中國(guó)科大 快電子學(xué) 安琪 81 CY2305/09 芯片應(yīng)用（ 1） 中國(guó)科大 快電子學(xué) 安琪 82 CY2305/09 芯片應(yīng)用（ 2） 圖 7329 應(yīng)用舉例 中國(guó)科大 快電子學(xué) 安琪 83 ? Robo系列全數(shù)字調(diào)節(jié) 類型 ? 基于 PLL原理。 ? 輸出 時(shí)鐘信號(hào)的相位（延遲時(shí)間）可 調(diào)節(jié)。 ? 輸出 時(shí)鐘信號(hào)的頻率可調(diào)節(jié)。 ? PD的反饋輸入端可根據(jù)需要與相應(yīng) 輸出時(shí)鐘相連。 ? 4組獨(dú)立的相位調(diào)節(jié)。 ? 獨(dú)特的 3電平輸入控制：高，中，低。 ? 生產(chǎn)廠商： ? Cypress ? IDT 圖 4329 Robo系列全數(shù)字調(diào)節(jié) 類型 原理示意圖 中國(guó)科大 快電子學(xué) 安琪 84 例 2： CY7B9950 中國(guó)科大 快電子學(xué) 安琪 85 CY7B9950芯片特征 （ PeakPeak） 中國(guó)科大 快電子學(xué) 安琪 86 CY7B9950芯片應(yīng)用 中國(guó)科大 快電子學(xué) 安琪 87 MC100E10196 中國(guó)科大 快電子學(xué) 安琪 88 MC100E196部分參數(shù) 中國(guó)科大 快電子學(xué) 安琪 89 Dr. Howard Johnson ? HighSpeed Digital Design Seminar ? EDN 雜志 “ Signal Integrity” 專欄作家 ? “ HighSpeed Digital Design” 論壇 中國(guó)科大 快電子學(xué) 安琪 90 其它參考書目 ? HighSpeed Digital System Design—A Handbook of Interconnect Theory and Design Practices By Stephen H. Hall, Garrett W. Hall amp。 James A. McCall ? Digital Signal Integrity: Modeling and Simulation with Interconnects amp。 Packages By Brian Young ? MECL System Design Handbook By MOTOROLA Inc. ? Printed Circuit Board Design Techniques for EMC Compliance By Mark I. Montrose ? Perfect Timing—A Design Guide for Clock Generation and Distribution By CYPRESS Inc. ? 高速數(shù)字電路設(shè)計(jì)與噪聲控制技術(shù) 謝金明 編著， 電子工業(yè)出版社 ? PCB電磁兼容技術(shù)－設(shè)計(jì)實(shí)踐 顧海洲 馬雙武 著， 清華大學(xué)出版社 中國(guó)科大 快電子學(xué) 安琪 9