【導(dǎo)讀】libraryieee;use;use;port(clk:instd_logic;en:instd_logic;preset:instd_logic;co:outstd_logic);endrjy4600_t60_1;bcd1<="0000";bcd1<="0000";bcd1<=bcd1+&#39;1&#39;;endif;bcd1<="1001";bcd1<=bcd1-&#39;1&#39;;endif;endif;endif;endif;endprocess;bcd10<="0000";co_1<=&#39;0&#39;;co_1<=&#39;1&#39;;bcd10<="0000";co_1<=&#39;0&#39;;bcd10<=bcd10+&#39;1&#39;;co_1<=&#39;0&#39;;endif;co_1<=&#39;0&#39;;bcd10<="0101";co_1<=&#39;1&#39;;bcd10<=bcd10-&#39;1&#39;;co_1<=&#39;0&#39;;elseco_1<=&#39;0&#39;;endif;endif;endif;endif;endprocess;co<=notco_1;endrtl;libraryieee;use;use;port(clk:instd_logic;en:instd_logic;endrjy4600_t24;bcd1<="0000";bcd1<="0000";bcd1<=bcd1+&#39;1&#39;;endif;bcd1<="0011";bcd1<="1001";elsebcd1<=bcd1-&#39;1&#39;;endif;endif;endif;endprocess;bcd10<="0000";bcd10<=bcd10+&#39;1&#39;;endif;bcd10<="0010";bcd10<=bcd10-&#39;1&#39;;endif;endif;endif;endprocess;endrtl;libraryieee;use;use;port(clk:instd_logic;q:outstd_logic);endrjy4600_div1000;signaldiv:integer:=0;

　　

【正文】 rjy4600_mc_t： — 音量分檔調(diào)節(jié) library ieee。 use 。 use 。 use 。 entity rjy4600_mc_t is port(loud:in std_logic。 loud_t:out std_logic_vector(3 downto 0))。 end rjy4600_mc_t。 architecture rtl of rjy4600_mc_t is signal n:integer range 0 to 7:=0。 begin process(loud) begin if loud39。event and loud=39。139。 then if n5 then n=n+1。 else n=0。 end if。 end if。 end process。 loud_t=conv_std_logic_vector(n,4)。 end rtl。 library ieee。 use 。 use 。 use 。 entity rjy4600_music_rom is port(clk:in std_logic。 index:out std_logic_vector(3 downto 0))。 end rjy4600_music_rom。 architecture behav of rjy4600_music_rom is subtype word is integer range 0 to 15。 type memory is array(0 to 523) of word。 signal rom:memory。 signal clk_t:integer range 0 to 249。 signal clk_4Hz:std_logic。 signal adr:integer range 0 to 519。 begin divide:process(clk) begin if clk39。event and clk=39。139。 then if clk_t=249 then clk_t=0。clk_4Hz=39。139。 else clk_t=clk_t+1。clk_4Hz=39。039。 end if。 end if。 end process。 t:process(clk_4Hz) begin if adr=523 then adr=0。 elsif(clk_4Hz39。event and clk_4Hz=39。139。) then adr=adr+1。 end if。 end process。 index=conv_std_logic_vector(rom(adr),4)。 rom(0)=3。rom(1)=3。rom(2)=3。rom(3)=3。 rom(4)=5。rom(5)=5。rom(6)=5。rom(7)=6。 rom(8)=8。rom(9)=8。rom(10)=8。rom(11)=9。 rom(12)=6。rom(13)=8。rom(14)=5。rom(15)=5。 rom(16)=12。rom(17)=12。rom(18)=12。rom(19)=15。 rom(20)=13。rom(21)=12。rom( 22) =10。rom( 23) =12。 …… …… rjy4600_xiaod： — 按鍵消抖 library ieee。 use 。 use 。 entity rjy4600_xiaod is port(clk_5Hz:in std_logic。 key_in : in std_logic。 key_out : out std_logic)。 end rjy4600_xiaod。 ARCHITECTURE RTL OF rjy4600_xiaod IS begin process(key_in) begin if (key_in39。event and key_in=39。139。) then key_out=clk_5Hz。 end if。 end process。 END RTL。 rjy4600_display： — 動態(tài)譯碼及顯示掃描 process(s,din0,din1,din2,din3,din4,din5) begin if s=000 then sel=000。 num=din0。 led_dp=39。039。 elsif s=001 then sel=001。 num=din1+1010。 !!!! led_dp=39。039。 elsif s=010 then sel=010。 num=din2。 led_dp=39。039。 else sel=XXX。 num=XXXX。 led_dp=39。039。 end if。 end process。 seg=0111111when num=0 else 0000110when num=1 else 1011011when num=2 else 1001111when num=3 else 1100110when num=4 else 1101101when num=5 else 1111101when num=6 else 0000111when num=7 else 1111111when num=8 else 1101111when num=9 else 0001000when num=10 else 1110111 1000000when num=11 else 1111100 0000001when num=12 else 0111001 1011110when num=13 else 1111001when num=14 else 1110001when num=15 else 0000000。 end behave。 rjy4600_input：譯碼及對應(yīng)位數(shù)據(jù)傳輸 library ieee。 use 。 use 。 use 。 entity rjy4600_input is port(clk:in std_logic。 clear:in std_logic。 number:in std_logic_vector(7 downto 0)。 wei:in std_logic_vector(3 downto 0)。 num1:out std_logic_vector(3 downto 0)。 num2:out std_logic_vector(3 downto 0)。 num3:out std_logic_vector(3 downto 0)。 num4:out std_logic_vector(3 downto 0)。 num5:out std_logic_vector(3 downto 0)。 num6:out std_logic_vector(3 downto 0))。 end rjy4600_input。 architecture rtl of rjy4600_input is signal code1:integer range 0 to 15。 signal wei0:integer range 0 to 15。 signal code: std_logic_vector(3 downto 0)。 begin code=conv_std_logic_vector(code1,4)。 wei0=conv_integer(wei)。 search:process(number) begin if clk39。event and clk=39。139。 then case number is when 10000010=code1=14。9null when 10001000=code1=15。num lock when 10110101=code1=15。/ when 10000011=code1=15。* when 10000100=code1=15。 when 10010011=code1=7。7 when 10001010=code1=8。8 when 10000110=code1=15。+ when 10010100=code1=4。4 when 10001100=code1=5。5 when 10001011=code1=6。6 when 10010110=code1=1。1 when 10001101=code1=2。2 when 10000101=code1=3。3 when 10100101=code1=13。enter when 10001111=code1=0。0 when 10011001=code1=9。back space when 10001110=code1=11。 when others=null。 end case。 if clear=39。039。 then case wei0 is when 1 =num1=code。 when 2 =num2=code。 when 3 =num3=code。 when 4 =num4=code。 when 5 =num5=code。 when 6 =num6=code。 when others=null。 end case。 else num1=1110。num2=1110。num3=1110。num4=1110。num5=1110。num6=1110。 end if。 end if。 end process。 end rtl。 rjy4600_set：密碼設(shè)置及解密比較 library ieee。 use 。 use 。 use 。 entity rjy4600_set is port(clk:in std_logic。 set:in std_logic。 num1:in std_logic_vector(3 downto 0)。 num2:in std_logic_vector(3 downto 0)。 num3:in std_logic_vector(3 downto 0)。 num4:in std_logic_vector(3 downto 0)。 num5:in std_logic_vector(3 downto 0)。 num6:in std_logic_vector(3 downto 0)。 num_o