【正文】 if rst=?1? then word_counter_enable=?0?。 elsif clk?event and clk=?1? then if same_with_AA=?1? then word_counter_enable=?1?。 end if。 end if。 end process。 結(jié)果 Process(rst,clk) begin if rst=?1? then word_counter=“000”。 elsif clk?event and clk=?1? then if word_counter_enable=?1? then word_counter= word_counter+1。 end if。 end if。 end process。 process(word_coutner) begin if word_counter=“001” then word_syn=?1?。 else word_syn=?0?。 end if。 end process。 組合電路的描述 ? 在 RTL電路模型中 ， 處于各個(gè)寄存器之間的部分都是組合邏輯電路 ， 相對(duì)于寄存器的描述 ， 組合邏輯的描述相對(duì)模糊 ， 設(shè)計(jì)者只能大約的估計(jì)出組合部分的面積和時(shí)延 ， 而組合邏輯在很大程度上決定著電路的面積和速度 ， 因此對(duì)于組合電路的準(zhǔn)確描述就顯得十分重要 。 只有了解基本組合單元的特點(diǎn) ， 才能使由VHDL語言描述產(chǎn)生的電路符合設(shè)計(jì)者時(shí)序和面積上的要求 。 ? 組合邏輯的特點(diǎn)是在任何時(shí)刻電路的輸出僅僅取決于該時(shí)刻的輸入信號(hào) ， 而與這一時(shí)刻輸入信號(hào)作用前電路原來的狀態(tài)沒有任何關(guān)系 。 在電路結(jié)構(gòu)上基本是由邏輯門組成 ， 只有從輸入到輸出的通路 ， 沒有從輸出反饋到輸入的回路 。 ? 雖然邏輯電路由于具體問題的不同而千差萬別 ， 但其中也有若干種電路在各類數(shù)字系統(tǒng)中大量的出現(xiàn) ， 并且其它許多電路都是在它們的基礎(chǔ)上變化得到的 ， 下面就介紹如何用 VHDL語言來描述這些基本電路 。 多選電路 ENTITY pri_mux IS PORT ( input_a ： IN std_logic； input_b ： IN std_logic； input_c ： IN std_logic； input_d ： IN std_logic； select_a ： IN std_logic； select_b ： IN std_logic； select_c ： IN std_logic； pout ： OUT std_logic)； END pri_mux； ARCHITECTURE pri_mux OF pri_mux IS BEGIN PROCESS （ input_a ， input_b ， input_c ， input_d ， select_a ， select_b ，select_c） BEGIN IF select_a=?1? THEN pout= input_a； ELSIF select_b=?1? THEN pout= input_b； ELSIF select_c=?1? THEN pout= input_c； ELSE pout= input_d； END IF； END PROCESS； END pri_mux； 電路圖 圖 3 ― 19 具有優(yōu)先級(jí)的四路選擇器無優(yōu)先級(jí)的選擇器 PROCESS（ input_a， input_b， input_c， input_d， sel） BEGIN CASE sel IS WHEN “00”= pout= input_a； WHEN “01”= pout= input_b； WHEN “10”= pout= input_c； WHEN others = pout= input_d； END CASE； END PROCESS； 為什么沒有使用 when “11”= pout=input_d。 電路圖 圖 3 ― 20 無優(yōu)先級(jí)的四路選擇器無優(yōu)先級(jí)的譯碼器 ENTITY decoder IS PORT ( Ain ： IN std_logic_vector（ 2 downto 0） ； en ： IN std_logic； Yout ： OUT std_logic_vector（ 7 downto 0）） ； END decoder； ARCHITECTURE decoder OF decoder IS BEGIN PROCESS（ Ain， en） BEGIN IF en=?0? THEN Yout=（ others=?0?） ； ELSE CASE Ain IS WHEN “000”= Yout= “00000001”； WHEN “001”= Yout= “00000010”； WHEN “010”= Yout= “00000100”； WHEN “011”= Yout= “00001000”； WHEN “100”= Yout= “00010000”； WHEN “101”= Yout= “00100000”； WHEN “110”= Yout= “01000000”； WHEN “111”= Yout= “10000000”； WHEN others = Yout= （ others=?0?）； END CASE； END IF； END PROCESS； END decoder； 電路圖 圖 3 ― 21 無優(yōu)先級(jí)的四路選擇器算術(shù)運(yùn)算電路 ? 在數(shù)字電路中加減運(yùn)算都是采用補(bǔ)碼通過加法器來實(shí)現(xiàn)的 ，普通的乘除法也是分解成加和移位操作分步完成的 ， 因此加法器是所有算術(shù)運(yùn)算電路中最基本的部件 。 許多處理器 （ 比如 803 8086和 80286等 ） 的 ALU單元就是由函數(shù)發(fā)生器和加法器構(gòu)成的 ， 它是數(shù)據(jù)通路上最關(guān)鍵的部件之一 ， 它的時(shí)延直接影響著系統(tǒng)工作頻率 。 ? 從一些計(jì)算機(jī)組成原理的教材上可以知道加法器分為串行進(jìn)位加法器和超前進(jìn)位加法器 ， 設(shè)計(jì)者可以根據(jù)系統(tǒng)的需要決定采用哪一種形式 。 在原來的設(shè)計(jì)方法中 ， 加法器的形式一旦確定就很難更改 ， 除非對(duì)這個(gè)模塊重新設(shè)計(jì) ， 靈活性和重用性都很差；采用 VHDL來描述加法電路時(shí)靈活性就很大 ，即可以指定加法器的結(jié)構(gòu) ， 也可以在綜合時(shí)通過施加約束條件來控制 。 四位加法器 LIBRARY IEEE； USE ； ENTITY adder IS PORT（ operand_a ： IN std_logic_vector（ 3 downto 0） ； operand_b ： IN std_logic_vector（ 3 downto 0） ； result ： OUT std_logic_vector（ 4 downto 0）） ； END adder； ARCHITECTURE adder OF adder IS SIGNAL temp_a， temp_b： std_logic_vector（ 4 downto 0） BEGIN temp_a=?0?amp。operand_a； temp_b=?0?amp。operand_b； result= temp_a + temp_b； END adder； 注釋 ? 在上面程序中 ,我們使用了 amp。 ? 沒有使用 process,只使用了三個(gè)并行語句 ? 注意保存進(jìn)位 Design Ware庫的表示 圖 3 ― 22 四位加法器的示意圖不同的約束得到不同的優(yōu)化結(jié)果 ? 指定面積優(yōu)先 ,得到電路電路結(jié)構(gòu)中，電路基本是串行結(jié)構(gòu)，它的面積是 33個(gè)單位，最長路徑是 。對(duì)同一個(gè)設(shè)計(jì)當(dāng)指定進(jìn)行時(shí)間優(yōu)先進(jìn)行優(yōu)化時(shí)可以得到第二幅的電路，這個(gè)電路的并行度明顯提高，它的最長路徑只有 ，面積是65個(gè)單位。 面積優(yōu)先 (33,) 圖 3 ― 23 面積優(yōu)先的四位加法器時(shí)間優(yōu)先 (65,) 圖 3 ― 24 時(shí)間優(yōu)先的四位加法器關(guān)系運(yùn)算電路 ? 在數(shù)字系統(tǒng)中能完成比較兩個(gè)數(shù)字大小或是否相等的各種邏輯電路都可以稱為比較器。比較器是數(shù)字系統(tǒng)中一種經(jīng)常出現(xiàn)的電路，尤其是在通信領(lǐng)域的芯片設(shè)計(jì)中更為常見。比如在路由器的芯片中一項(xiàng)主要工作就是將數(shù)據(jù)包的地址字段和路由表中的數(shù)據(jù)進(jìn)行比較以決定數(shù)據(jù)的組包和轉(zhuǎn)發(fā)方向 一位比較電路 LIBRARY IEEE； USE ； ENTITY parer IS PORT（ a ： IN std_logic；