軟硬件劃分_systemc-資料下載頁
2025-10-10 02:10本頁面
【正文】 ? 一個(gè)端口可以同時(shí)連接到一個(gè)或者多個(gè)實(shí)現(xiàn)了同一接口的通道上。 ? 端口的定義： sc_portinterface_type,channel_nember 寄存器傳輸級(jí) SystemC設(shè)計(jì) ? 綜合是指將 RTL或者行為級(jí)的硬件描述語言的描述轉(zhuǎn)換為滿足約束條件的網(wǎng)表的過程。 ? 綜合技術(shù)中的邏輯綜合，是在設(shè)計(jì)的寄存器傳輸級(jí)對(duì)系統(tǒng)進(jìn)行描述，并且利用邏輯綜合工具得到系統(tǒng)的門級(jí)實(shí)現(xiàn)。 ? SystemC描述可以使用的綜合工具有 synopsys公司的 CoCentric SystemC Compiler。 RTL設(shè)計(jì)的注意事項(xiàng) ? 模塊的功能和端口的設(shè)計(jì)在行為級(jí)仿真要確定，在 RTL仿真階段對(duì)它們的修改，工作量會(huì)很大； ? SystemC的可綜合語言子集和可綜合數(shù)據(jù)類型。 ? 需要考慮延時(shí)問題 System C include SC_MODULE(dff_rst) { sc_in_clk clk。 sc_inbool rst。 sc_inbool din。 sc_outbool dout。 void do_it()。 ? SC_CTOR(dff_rst) { SC_METHOD(do_it)。 sensitive_pos rst clk。 } }。 void dff_rst::do_it() { if(()) (0)。 else dout .write(())。 } Verilog HDL Timescale 1ns/1ps Module dff_rst(clk,rst,din,dout)。 input clk,rst,din。 output dout。 reg dout。 Always @(posedge clk or posedge rst) begin if(rst) dout=1’b0。 else dout=din。 end endmodule System C與 Verilog HDL的比較 SystemC的特點(diǎn) ? 高仿真速度和建模效率； ? 時(shí)序和行為可以分開建模； ? 支持從系統(tǒng)級(jí)到門級(jí)的無縫過渡； ? 支持系統(tǒng)級(jí)調(diào)試和系統(tǒng)性能分析 發(fā)展前景 ? SystemC與 VHDL和 Verilog比較 ? SystemC與使用 C語言描述的比較
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