【正文】 ESS(enable,datain) BEGIN IF enable = 39。139。 THEN dataout = datain 。 ELSE dataout =ZZZZZZZZ 。 END IF 。 END PROCESS。 END bhv。 三態(tài)門(mén)設(shè)計(jì) 雙向和三態(tài)電路信號(hào)賦值 三態(tài)門(mén)設(shè)計(jì) 圖 321 8位 3態(tài)控制門(mén)電路 雙向和三態(tài)電路信號(hào)賦值 【 例 336】 library ieee。 use 。 entity tri_state is port (control : in std_logic。 in1: in std_logic_vector(7 downto 0)。 q : inout std_logic_vector(7 downto 0)。 x : out std_logic_vector(7 downto 0))。 end tri_state。 architecture body_tri of tri_state is begin process(control,q,in1) begin if (control = 39。039。) then x = q 。 else q = in1。 x=ZZZZZZZZ ； end if。 end process。 end body_tri。 雙向端口設(shè)計(jì) 雙向和三態(tài)電路信號(hào)賦值 【 例 337】 (以上部分同上例 ) process(control,q,in1) begin if (control=39。039。) then x = q 。 q = ZZZZZZZZ。 else q = in1。 x =ZZZZZZZZ； end if。 end process。 end body_tri。 雙向端口設(shè)計(jì) 雙向和三態(tài)電路信號(hào)賦值 雙向端口設(shè)計(jì) 圖 323 例 336的仿真波形圖 雙向和三態(tài)電路信號(hào)賦值 雙向端口設(shè)計(jì) 圖 324 例 337的綜合結(jié)果 雙向和三態(tài)電路信號(hào)賦值 雙向端口設(shè)計(jì) 圖 325 例 337的仿真波形圖 雙向和三態(tài)電路信號(hào)賦值 三態(tài)總線電路設(shè)計(jì) 【 例 338】 LIBRARY IEEE。 USE 。 ENTITY tristate2 IS port ( input3, input2, input1, input0 : IN STD_LOGIC_VECTOR (7 DOWNTO 0)。 enable : IN STD_LOGIC_VECTOR(1 DOWNTO 0)。 output : OUT STD_LOGIC_VECTOR (7 DOWNTO 0))。 END tristate2 。 ARCHITECTURE multiple_drivers OF tristate2 IS BEGIN PROCESS(enable,input3, input2, input1, input0 ) BEGIN IF enable = 00 THEN output = input3 。 ELSE output =(OTHERS = 39。Z39。)。 END IF 。 IF enable = 01 THEN output = input2 。 ELSE output =(OTHERS = 39。Z39。)。 END IF 。 IF enable = 10 THEN output = input1 。 ELSE output =(OTHERS = 39。Z39。)。 END IF 。 IF enable = 11 THEN output = input0 。 ELSE output =(OTHERS = 39。Z39。)。 END IF 。 END PROCESS。 END multiple_drivers。 雙向和三態(tài)電路信號(hào)賦值 三態(tài)總線電路設(shè)計(jì) 【 例 339】 library ieee。 use 。 entity tri2 is port (ctl : in std_logic_vector(1 downto 0)。 datain1， datain2， datain3， datain4 : in std_logic_vector(7 downto 0)。 q : out std_logic_vector(7 downto 0) )。 end tri2。 architecture body_tri of tri2 is begin q = datain1 when ctl=00 else (others =39。Z39。) 。 q = datain2 when ctl=01 else (others =39。Z39。) 。 q = datain3 when ctl=10 else (others =39。Z39。) 。 q = datain4 when ctl=11 else (others =39。Z39。) 。 end body_tri。 雙向和三態(tài)電路信號(hào)賦值 三態(tài)總線電路設(shè)計(jì) 圖 326 例 338錯(cuò)誤的綜合結(jié)果 雙向和三態(tài)電路信號(hào)賦值 圖 327 例 339正確的綜合結(jié)果 仿真延時(shí) 固有延時(shí) z = x XOR y AFTER 5ns ； z = x XOR y ； B = A AFTER 20ns ； 固有延時(shí)模型 仿真延時(shí) 傳輸延時(shí) B = TRANSPORT A AFTER 20 ns。 傳輸延時(shí)模型 I 1 1 6I 1 1 7I 1 1 3I 1 1 8I 1 1 9I 1 2 0B BAA4 0 n s3020210 4 0 n s3020210圖 328 固有延時(shí)輸入輸出波形 圖 329 傳輸延時(shí)輸入輸出波形 仿真延時(shí) 仿真 ? VHDL仿真器和綜合器將自動(dòng)為系統(tǒng)中的信號(hào)賦值配置一足夠小而又能滿足邏輯排序的延時(shí)量，即仿真軟件的最小分辯時(shí)間，這個(gè)延時(shí)量就稱為仿真 ?（ Simulation Delta），或稱 ? 延時(shí)，從而使并行語(yǔ)句和順序語(yǔ)句中的并列賦值邏輯得以正確執(zhí)行。由此可見(jiàn)，在行為仿真、功能仿真乃至綜合中，引入 ? 延時(shí)是必需的。仿真中， ? 延時(shí)的引入由 EDA工具自動(dòng)完成，無(wú)需設(shè)計(jì)者介入。 習(xí) 題 31. 畫(huà)出與下例實(shí)體描述對(duì)應(yīng)的原理圖符號(hào)元件： ENTITY buf3s IS 實(shí)體 1： 三態(tài)緩沖器 PORT (input : IN STD_LOGIC 。 輸入端 enable : IN STD_LOGIC 。 使能端 output : OUT STD_LOGIC ) 。 輸出端 END buf3x 。 ENTITY mux21 IS 實(shí)體 2： 2選 1多路選擇器 PORT (in0, in1, sel : IN STD_LOGIC。 output : OUT STD_LOGIC)。 習(xí) 題 32. 圖 330所示的是 4選 1多路選擇器，試分別用 IF_THEN語(yǔ)句和 CASE語(yǔ)句的表達(dá)方式寫(xiě)出此電路的 VHDL程序。選擇控制的信號(hào) s1和 s0的數(shù)據(jù)類型為STD_LOGIC_VECTOR；當(dāng) s1=39。039。， s0=39。039。； s1=39。039。， s0=39。139。； s1=39。139。，s0=39。039。和 s1=39。139。， s0=39。139。分別執(zhí)行 y=a、 y=b、 y=c、 y=d。 圖 330 4選 1多路選擇器 習(xí) 題 33. 圖 331所示的是雙 2選 1多路選擇器構(gòu)成的電路 MUXK，對(duì)于其中MUX21A，當(dāng) s=39。039。和 39。139。時(shí)，分別有 y=39。a39。和 y=39。b39。試在一個(gè)結(jié)構(gòu)體中用兩個(gè)進(jìn)程來(lái)表達(dá)此電路，每個(gè)進(jìn)程中用 CASE語(yǔ)句描述一個(gè) 2選 1多路選擇器MUX21A。 圖 331 雙 2選 1多路選擇器 習(xí) 題 34. 給出 1位全減器的 VHDL描述。要求： (1) 首先設(shè)計(jì) 1位半減器 ， 然后用例化語(yǔ)句將它們連接起來(lái) ， 圖 332中h_suber是半減器 ， diff是輸出差 ， s_out是借位輸出 ， sub_in是借位輸入 。 (2) 以 1位全減器為基本硬件，構(gòu)成串行借位的 8位減法器，要求用例化語(yǔ)句來(lái)完成此項(xiàng)設(shè)計(jì) (減法運(yùn)算是 x – y sun_in = diffr)。 圖 332 1位全減器 習(xí) 題 35. 圖 333是一個(gè)含有上升沿觸發(fā)的 D觸發(fā)器的時(shí)序電路 ， 試寫(xiě)出此電路的VHDL設(shè)計(jì)文件 。 圖 333 時(shí)序電路圖 習(xí) 題 36. 根據(jù)圖 334， 寫(xiě)出頂層文件 VHDL設(shè)計(jì)文件 。 圖 334 題 36電路圖 習(xí) 題 37. 設(shè)計(jì)含有異步清零和計(jì)數(shù)使能的 16位二進(jìn)制加減可控計(jì)數(shù)器 。 38. 什么是固有延時(shí) ？ 什么是慣性延時(shí) ？ ? 是什么 ？ 在 VHDL中 ， ? 有什么用處 ？ 39. 哪些情況下需要用到程序包 STD_LOGIC_UNSIGNED？ 試舉一例 。 310. 說(shuō)明信號(hào)和變量的功能特點(diǎn) ， 應(yīng)用上的異同點(diǎn) 。 311. 在 VHDL設(shè)計(jì)中 ， 給時(shí)序電路清 0(復(fù)位 )有兩種方法 ， 它們是什么 ？ 312. 哪一種復(fù)位方法必須將復(fù)位信號(hào)放在敏感信號(hào)表中 ？ 給出這兩種電路的 VHDL描述 。 313. 什么是重載函數(shù) ？ 重載算符有何用處 ？ 如何調(diào)用重載算符函數(shù) ？ 習(xí) 題 314. 判斷下面 3個(gè)程序中是否有錯(cuò)誤 ， 若有則指出錯(cuò)誤所在 ， 并給出完整程序 。 程序 1： 程序 2： Signal A, EN : std_logic。 Architecture one of sample is Process (A, EN) variable a, b, c : integer。 Variable B : std_logic。 begin Begin c = a + b。 if EN = 1 then B = A。 end if。 end。 end process。 程序 3： library ieee。 use 。 entity mux21 is port ( a, b : in std_logic。 sel : in std_logic。 c : out std_logic。)。 end sam2。 architecture one of mux21 is begin if sel = 39。039。 then c := a。 else c := b。 end if。 end two。