除法器設計方法-資料下載頁
2025-10-02 08:10本頁面
【導讀】載被除數(shù)寄存器和除數(shù)寄存器。如果C=1，除法溢出，除。下一次時鐘有效時產生移位操作。這個過程將直到完成4次。移位操作結束，控制狀態(tài)轉到S5。最后，如果C=1，執(zhí)行。最后一次減法運算，否則，不做減法運算。操作要求，控制電路回到停止狀態(tài)S0。在這里假設啟動信。作前，啟動信號St將一直保持為低電平。
【正文】 內部信號定義 signal X,Y,Rin,Rout:STD_LOGIC_VECTOR(0 TO 3)。 signal Clear,High,Addsub:STD_LOGIC。 signal Extern,Ain,Gin,Gout,FRin:STD_LOGIC。 signal Count,Zero,T,I:STD_LOGIC_VECTOR(1 downto 0)。 signal R0,R1,R2,R3:STD_LOGIC_VECTOR(7 downto 0)。 signal A,Sum,G:STD_LOGIC_VECTOR(7 downto 0)。 signal Func,FuncReg,Sel:STD_LOGIC_VECTOR(1 to 6)。 begin Zero=00。High=39。139。 Clear=Reset OR Done OR(NOT w AND NOT T(1) AND NOT T(0))。 counter:upcount PORT MAP(Clear,Clock,Count)。 計數(shù)器元件例化 T=Count。 Func=Famp。Rxamp。Ry。 FRin=w AND NOT T(1) AND NOT T(0)。 functionreg:regn GENERIC MAP(N=6) 寄存器元件例化 PORT MAP(Func,FRin,Clock,FuncReg)。 I=FuncReg(1 TO 2)。 decX:dec2to4 PORT MAP(FuncReg(3 TO 4),High,X)。 譯碼器元件例化 decY:dec2to4 PORT MAP(FuncReg(5 TO 6),High,Y)。 controlsignals:process(T,I,X,Y) 狀態(tài)控制進程 begin Extern=39。039。Done=39。039。Ain=39。039。Gin=39。039。 Gout=39。039。AddSub=39。039。Rin=0000。Rout=0000。 case T is when 00= when01=case I is when 00=xtern=39。139。Rin=X。Done=39。139。 when 01=Rout=Y。Rin=X。Done=39。139。 when OTHERS= Rout=X。Ain=39。139。 end case。 when 10= case I is when 10=Rout=Y。Gin=39。139。 when 11=Rout=Y。AddSub=39。139。Gin=39。139。 when OTHERS= end case。 when OTHERS=case I is when 00= when 01= when OTHERS=Gout=39。139。Rin=X。Done=39。139。 end case。 end case。 end process controlsignals。 reg0:regn PORT MAP (BusWires,Rin(0),Clock,R0)。 寄存器元件例化 reg1:regn PORT MAP (BusWires,Rin(1),Clock,R1)。 reg2:regn PORT MAP (BusWires,Rin(2),Clock,R2)。 reg3:regn PORT MAP (BusWires,Rin(3),Clock,R3)。 regA:regn PORT MAP (BusWires,Ain,Clock,A)。 alu:with AddSub select 運算指令 Sum=A+BusWires when 39。039。, ABusWires when others。 regG:regn PORT MAP (Sum,Gin,Clock,G)。 Sel=Routamp。Goutamp。Extern。 with sel select BusWires=R0 when 100000, R1 when 010000, R2 when 001000, R3 when 000100, G when 000010, Data when OTHERS。 end Behavioral。
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