【導(dǎo)讀】本畢業(yè)設(shè)計(jì)（論文）是我個人在導(dǎo)師指導(dǎo)下完成的。文中引用他人研究。在謝辭中體現(xiàn)；其它內(nèi)容及成果為本人獨(dú)立完成。其他復(fù)制手段保存論文。保密的論文在解密后應(yīng)遵守此規(guī)定。隨著計(jì)算機(jī)的普及和網(wǎng)絡(luò)的發(fā)展，信息安全受到人們的普片重視。美國國家標(biāo)準(zhǔn)和技術(shù)研究所正式宣布Rijndael算法為高級加密標(biāo)準(zhǔn)。課題以AES加密芯片為例，在Synopsys公司的邏輯綜合工具DesignCompiler幫助下，采。片的檢驗(yàn)成本越來越高，所以以減少測試成本為目的的芯片檢驗(yàn)方法就越來越被推崇。而且邏輯綜合工具DesignCompiler本身就有DFTCompiler工具，它集成了DFT的功。能，包括在編譯期間進(jìn)行約束驅(qū)動的掃描插入。化后的網(wǎng)表進(jìn)行可測性設(shè)計(jì)。本文中還闡述了常用的可測性掃描技術(shù)，如全掃描技術(shù)和部。分掃描設(shè)計(jì)等，同時分析各種可測性設(shè)計(jì)方法的優(yōu)缺點(diǎn)。

　　

【正文】 庫文件 。 Top Design：設(shè)置頂層模塊位置。 4） Setup：這一步有兩條命令： type port r:/WORK/3DES/SE 0 type port i:/WORK/3DES/SE 0 設(shè)置兩個比較的文件使能位相同，在有掃描鏈生成網(wǎng)表文件中的比較里面一定要有，這樣才不會使得兩個使能位不同，而導(dǎo)致后面功能無法比較。 5） Match：匹配，兩者 Match后得出結(jié)果詳見下圖。 6） Verify：驗(yàn)證， Verify結(jié)果詳見下圖 福州大學(xué) 至誠 學(xué)院 本科生畢業(yè)設(shè)計(jì) (論文 ) 20 圖 51 驗(yàn)證結(jié)果 使用到的 svf 文件和遇到的問題 SVF(Automated Setup File)文件是 一種 加密二進(jìn)制文件 ，將 DC 中 正確記錄改動信息 set_svf命令設(shè)置 SVF 文件 下， 保存 之后 直接傳給 Formality，為保證保存 之后能夠正確的導(dǎo)入到Formality 中 。 在讀入設(shè)計(jì)前設(shè)置 SVF 時的 match 階段， SVF 的內(nèi)容會以文本的格式 .svf 記錄在自動生成的 目錄下。當(dāng) SVF 記錄的信息不能滿足驗(yàn)證需要，或誤導(dǎo)了驗(yàn)證時，可通過 report_guidance 寫出 SVF 的文本并修改，在新驗(yàn)證中直接 source 加入 SVF的內(nèi)容。 我在剛剛裝好 formality 文件的時候，發(fā)現(xiàn)運(yùn)行 formality 軟件，第一步是 gudiance，選擇 /home/fzu/DC_project/aes_core/ 目的是為了把將數(shù)據(jù)庫，標(biāo)準(zhǔn)單元和寄存器等導(dǎo)入，還有我們前面做的 DC 綜合和掃描鏈等的網(wǎng)表連入。但是居然連接不上，產(chǎn)生的情況如圖 52 所示 圖 52 Formality 中的 guidance 錯誤 AES 加密芯片 DFT 設(shè)計(jì) 21 找了很多的原因，并且還在別人的電腦上面運(yùn)行，都是一樣的問題。一度以為是我前面 DC綜合生成的 SVF 文件有錯，最后我發(fā)現(xiàn)安裝完 formality 驗(yàn)證軟件之后，還要再運(yùn)行一下前面的 dc 綜合，再生成一次 之后就可以了。如圖 53 所示。 圖 53 Formality 中 guidence 修改之后的圖形 Formality 驗(yàn)證目的 這次我們進(jìn)行驗(yàn)證含有三個步驟，第一， RTL 門級與綜合后的 .v文件的比較。第二，RTL 門級與插入掃描鏈之后生成的 .v文件的比較。第三，綜合后的 .v文件與插入掃描鏈之后生成的 .v 文件的比較。兩兩比較之后如果成功了，就說明它們之間的形式可能不一致，但是功能一致。 福州大學(xué) 至誠 學(xué)院 本科生畢業(yè)設(shè)計(jì) (論文 ) 22 結(jié)論 在完成畢業(yè)設(shè)計(jì)期間主要學(xué)習(xí)和了解了 AES 加密算法的大概原理，掌握了邏輯綜合的基 本流程，通過此次的畢業(yè)設(shè)計(jì)，不僅讓我鞏固了以前學(xué)過的知識，更加將理論與實(shí)際聯(lián)系起來，對整個的設(shè)計(jì)流程有了一個深刻的認(rèn)識，將對我以后的學(xué)習(xí)、工作產(chǎn)生極大的幫助。 具體完成的主要工作如下： (1)研究了 AES 算法的背景、現(xiàn)狀，并對其流程有一定的了解； (2)實(shí)現(xiàn)了 DC 綜合得到有時序信息的門級網(wǎng)表； (3)實(shí)現(xiàn)可測性設(shè)計(jì)，得到插入掃描鏈之后的門級網(wǎng)表； (4)通過形式驗(yàn)證來檢查，對設(shè)計(jì)的網(wǎng)表、 RTL 代碼進(jìn)行對比； 由于時間緊迫任務(wù)繁重，加上課題研究的難度，本次設(shè)計(jì)存在 不足 ： 會對原來電路的性能發(fā)生一定程 度的影響，也會增加布局布線的復(fù)雜性和芯片的面積 ； 面可測性設(shè)計(jì)中配置相同時鐘端口的命令在 DC 里面執(zhí)行出現(xiàn)了錯，查找原因后是因?yàn)?DC之前破解出現(xiàn)了問題，該命令需要在 Linux 系統(tǒng)下再能正確執(zhí)行，后來到實(shí)驗(yàn)室才能如期完整設(shè)計(jì)。 針對以上存在的問題，可以對本次設(shè)計(jì)進(jìn)行以下幾個方面的改進(jìn)： 對面積和性能上盡可能地同時優(yōu)化也是邏輯綜合未來的工作重點(diǎn)之一。 通過命令盡量的減少測試電路的面積，盡量的通過最少的電路得到最大的故障覆蓋率。 AES 加密芯片 DFT 設(shè)計(jì) 23 參考文獻(xiàn) [1] 張金輝，郭曉彪 ． AES 加密算法分析及其在信息安全中的應(yīng)用 [J]． 信 息網(wǎng)絡(luò)安全 ， 2020． 3133. [2] CHOU R M,SALUJA K K,AGRAWL V D. Power constraint scheduling of tests. IEEE Conf on VLSI ,India,1994． 271476. [3] 夏 宇 聞 . Verilog 數(shù)字系統(tǒng)設(shè)計(jì)教程 [M]．北京 :航空航天大學(xué)出版社 ， 2020． 13. [4] 秦 志光．密碼算法的現(xiàn)狀和發(fā)展研究 [J]．計(jì)算機(jī)應(yīng)用， 2020， 24(2). 14． Ryan Asleson , Nathaniel ． Ajax 基礎(chǔ)教程，金靈等譯．北京：人民郵電出版社， 2020． [5] GUILLER L,LANDRAULT,C,et al. A Test vector inhibiting for low energy BIST design[A].IEEE VLSI Test Point,CA,USA,1999． 407412. [6] Michael John Sebastian Smith． 專用集成電路 [M]． 北京：電子工業(yè)出版社， 2020． 413476. [7] Dirk Jansen． 電子設(shè)計(jì)自動化（ EDA）手冊 [M]． 北京：電子工業(yè)出版社， 2020． 161182. [8] 楊光，趙慶哲 ． 用 Design Compiler 進(jìn)行邏輯綜合概述 [J]． 微處理機(jī) ， 2020， 31（ 5）， 13． [9] 梁文麗 ． 基于 AES 算法加密電路的可重構(gòu)研究與實(shí)現(xiàn) [D]． 集成電路設(shè)計(jì)， 2020． 115. [10] 王飛，胡瑜．掃描鏈故障確定性診斷向量生成算法 [J]．計(jì)算機(jī)輔助設(shè)計(jì)與圖形學(xué)學(xué)報(bào)， 2020， 13． [11] 劉 玲玲，周文，夏宇聞等．基于掃描的 DFT 對芯片測試的影響 [J]． 電子設(shè)計(jì)應(yīng)用 ， 2020， 314． [12] 魯 斌，王宗寶． Formality 在 rtlgate 等價性驗(yàn)證中的應(yīng)用 [J]．中國集成電路， 2020， 15(5)， 3335． [13] SynoPsys, for Achieving Higher ComPletion in FormalityWrite Paper[EB/OL]. 福州大學(xué) 至誠 學(xué)院 本科生畢業(yè)設(shè)計(jì) (論文 ) 24 謝辭 隨著 答辯時間 的到來，畢業(yè)設(shè)計(jì)也接近了尾聲。經(jīng)過幾周的奮戰(zhàn)我的畢業(yè)設(shè)計(jì)終于完成了。 在這次畢業(yè)設(shè)計(jì)中也使我們 畢設(shè)小組的 同學(xué)關(guān)系更進(jìn)一步 了， 我們 互相幫助，有什么不懂的大家在一起商量，聽聽不同的看法對我們更好的理解知識，所以在這里非常感謝幫助我的 畢設(shè)小伙伴們 。 在此要感謝我的指導(dǎo)老師 陳傳東老師 對我悉心的指導(dǎo)，感謝老師給我的幫助。 在做畢設(shè)的過程中遇到問題時他總能開拓我的思路，糾正我的錯誤，給我很多的幫助，并且對我的要求嚴(yán)格，最終經(jīng)過我們的不寫努力完成整個畢設(shè)內(nèi)容。我還要感謝福州大學(xué)至誠，給我提供了如此優(yōu)越的畢設(shè)環(huán)境，讓我有機(jī)會學(xué)習(xí)到更多的知識，站在更高的平臺上面拓寬我的視野。 在整個畢業(yè)設(shè)計(jì)過程中我懂得了許多東西，也培養(yǎng)了我獨(dú)立工作的能力，樹立 了對自己 工作能力 的信心，相信會對今后的學(xué)習(xí)工作生活有非常重要的影響。而且大大提高了動手的能力，使我充分體會到了在創(chuàng)造過程中的探索的艱難和成功的喜悅。雖然這個項(xiàng)目還不是很完善，但是在設(shè)計(jì)過程中所學(xué)到的東西是這次畢業(yè)設(shè)計(jì)的最大收 獲和財(cái)富，使我終身受益 。 AES 加密芯片 DFT 設(shè)計(jì) 25 附錄 1 邏輯綜合腳本 remove_design all read_file format verilog {/home/fzu/aes_core/rtl/verilog/ /home/fzu/aes_core/rtl/verilog/ /home/fzu/aes_core/rtl/verilog/ /home/fzu/aes_core/rtl/verilog/ /home/fzu/aes_core/rtl/verilog/ /home/fzu/aes_core/rtl/verilog/ /home/fzu/aes_core/rtl/verilog/} link check_design uniquify reate_clock [get_ports clk] period waveform [list 0 5] name clk set_dont_touch_work {clk} set_clock_latency [get_clocks clk] set_clock_latency max [get_clocks clk] set_clock_uncertainty [get_clocks clk] set_clock_transition [get_clocks clk] set_max_fanout 20 [get_designs aes_cipher_top] set_input_delay max 2 clock clk [all_inputs]。 set_output_delay max 2 clock clk [all_outputs] set auto_wire_load_selection false set_wire_load_model name 8000 set_operating_condition max cb13fs120_tsmc_max set_max_area 0 pile scan report_timing check_timing report_constraint all_violators change_name rules verilog hierarchy remove_attribute [get_designs hier {*}] dont_touch write hier f ddc out /home/fzu/aes_core/mapped/ write format verilog hierarchy output /home/fzu/aes_core/mappde/ write format verilog hierarchy output /home/fzu/aes_core/mappde/ write_sdc version /home/fzu/aes_core/mappde/ 福州大學(xué) 至誠 學(xué)院 本科生畢業(yè)設(shè)計(jì) (論文 ) 26 附錄 2 插入掃描連腳本 remove_design all read_ddc /home/fzu/DC_project/aes_core/mapped/ current_design link set test_default_delay 0 set test_default_bidir_delay 0 40ns： set test_default_strobe 40 set_scan_configuration chain_count 4 set_scan_configuration clock_mixing mix_clocks set_scan_configuration style multiplexed_flip_flop set_scan_configuration add_lockup true set_dft_signal view existing_dft port clk type ScanClock timing {45 55} set_dft_signal view spec port clk type TestDate set_dft_signal view spec port TM type TestMode active_state 1 set_dft_signal view existing_dft port TM type TestDate active_state 1 set_dft_signal view spec port SE type ScanEnable active_state 1 set_dft_signal view existing_dft port SE type TestDate active_state 1 set_dft_signal view existing_dft port rst type Reset active_state 1 set_dft_signal view spec port rst type TestDate active_state 1 set_dft_insertion_configuration pres