計(jì)算機(jī)組成與系統(tǒng)結(jié)構(gòu)課程設(shè)計(jì)--單周期32位cpu的設(shè)計(jì)-資料下載頁(yè)
2025-06-07 05:31本頁(yè)面
【正文】 I 1 0 0 1 clock target rd imm RAM Reg16 NPC 0 1 11 V C CM EM [ 31. . 0] IN P U TV C CR ESET N IN P U TV C CI N ST R [ 31 . . 0] IN P U TV C CC LOC K IN P U TPC [ 31. . 0]O U T P U TW M EMO U T P U TD AT A[ 31 . . 0]O U T P U TALU [ 31. . 0]O U T P U TF U N C [ 5 . . 0 ]O P [ 5 . . 0 ]ZC A L LM 2 R E GW M E MR E G R TA L U C [ 3 . . 0 ]S H IF TA L U IM MS E X TW R E GP C S O U R C E [ 1 . . 0 ]9_3in s tD [ 3 1 . . 0 ]EC L KC L R NQ [ 3 1 . . 0 ]d f f e 3 2ins t 1A [ 3 1 . . 0 ]B [ 3 1 . . 0 ]CIS [ 3 1 . . 0 ]add32ins t 2A 0 [ 4 . . 0 ]A 1 [ 4 . . 0 ]SY [ 4 . . 0 ]m u x 2 x 5in s t 4R E G N [ 4 . . 0 ]C A L LW N [ 4 . . 0 ]fin s t 5A [ 3 1 . . 0 ]B [ 3 1 . . 0 ]CIS [ 3 1 . . 0 ]add32ins t 6A 0 [ 3 1 . . 0 ]A 1 [ 3 1 . . 0 ]SY [ 3 1 . . 0 ]m u x 2 x 3 2in s t 7A 0 [ 3 1 . . 0 ]A 1 [ 3 1 . . 0 ]SY [ 3 1 . . 0 ]m u x 2 x 3 2in s t 8A [ 3 1 . . 0 ]B [ 3 1 . . 0 ]A L U C [ 3 . . 0 ]S [ 3 1 . . 0 ]ZA L Uin s t 9A 3 [ 3 1 . . 0 ]A 2 [ 3 1 . . 0 ]A 1 [ 3 1 . . 0 ]A 0 [ 3 1 . . 0 ]S [ 1 . . 0 ]Y [ 3 1 . . 0 ]m u x 4 x 3 2in s t 10V C CA N D 2ins t 12W IR Eins t 13W IR Eins t 14G N DD [ 3 1 . . 0 ]WEN 0 [ 4 . . 0 ]C L KN 1 [ 4 . . 0 ]C L R NN 2 [ 4 . . 0 ]Q 1 [ 3 1 . . 0 ]Q 2 [ 3 1 . . 0 ]r e g F ile 3 2 x 3 2ins t 3A 0 [ 3 1 . . 0 ]A 1 [ 3 1 . . 0 ]SY [ 3 1 . . 0 ]m u x 2 x 3 2in s t 16A 0 [ 3 1 . . 0 ]A 1 [ 3 1 . . 0 ]SY [ 3 1 . . 0 ]m u x 2 x 3 2in s t 17IOI N ST R [ 5. . 0]I N ST R [ 31 . . 26 ]ZC AL LM 2R EGW M EMR EG R TAL U C [ 3. . 0]SH I F TAL U I M MSE X TW R EGPC SO U R C E[ 1. . 0]I N ST R [ 15 . . 11 ]I N ST R [ 20 . . 16 ]R EG R TD ES T R EG [ 4. . 0]D ES T R EG [ 4. . 0]C AL LR F N [ 4. . 0]N EX T PC [ 31 . . 0]IC LO C KR ES ET NPC [ 31 . . 0]R ES U LT [ 31 . . 0]PC PL U S4 [ 31 . . 0]C AL LR F D [ 31 . . 0]PC [ 31 . . 0]Z R [ 31 . . 3] , I , O, OOPC PL U S4 [ 31 . . 0]PC PL U S4 [ 31 . . 0]I M M [ 29 . . 16 ] , I N ST R [ 15 . . 0] , O, OOBR AN C H AD R [ 31 . . 0]R F D [ 31 . . 0]W R EGR F N [ 4. . 0]C LO C KI N ST R [ 25 . . 21 ]R ES ET NI N ST R [ 20 . . 16 ]R F A[ 31 . . 0]D AT A[ 31 . . 0]PC PL U S4 [ 31 . . 28 ] , I N ST R [ 25 . . 0] , O, OR F A[ 31 . . 0]BR AN C H AD R [ 31 . . 0]PC PL U S4 [ 31 . . 0]PC SO U R C E[ 1. . 0]N EX T PC [ 31 . . 0]D AT A[ 31 . . 0]I M M [ 31 . . 16 ] , I N ST R [ 15 . . 0]AL U I M MAL U B[ 31 . . 0]AL U A[ 31 . . 0]R F A[ 31 . . 0]Z R [ 31 . . 5] , I N ST R [ 10 . . 6]SH I F TAL U A[ 31 . . 0]AL U B[ 31 . . 0]AL U C [ 3. . 0]AL U [ 31 . . 0]ZAL U [ 31 . . 0]M EM [ 31 . . 0]M 2R EGR ES U LT [ 31 . . 0]SE X TI N ST R [ 15 ]I M M [ 31 . . 16 ]Z R [ 31 . . 3] 12 計(jì)算機(jī)主機(jī)系統(tǒng)設(shè)計(jì) 主機(jī)系統(tǒng)的設(shè)計(jì)與現(xiàn)實(shí)是離不開存儲(chǔ)器的，因?yàn)?CPU 要從指令存儲(chǔ)器中取得指令，分析解釋后在從數(shù)據(jù)存儲(chǔ)器中取得用于計(jì)算的數(shù)據(jù)，計(jì)算的接過(guò)可存放到數(shù)據(jù)存儲(chǔ)器中。故本杰將在 節(jié)的基礎(chǔ)上為 CPU 加上指令存儲(chǔ)器和數(shù)據(jù)存儲(chǔ)器，得到一個(gè)計(jì)算機(jī)主機(jī)系統(tǒng)。主機(jī)系統(tǒng)的電路圖 分析 CPU 的設(shè)計(jì)描述及各端口描述，不難得出如圖所示的主機(jī)系統(tǒng)的原理圖 原理圖： 調(diào)試程序編制及主 機(jī)系統(tǒng)調(diào)試 加法程序調(diào)試仿真 在這里做一個(gè)加法 163+39+121+277=600 指令寄存器數(shù)據(jù)文件： 13 仿真結(jié)果： 14 15 16 心得體會(huì) 在此次課設(shè)進(jìn)行前我們?cè)诶蠋煄椭绿崆白隽藥渍碌膶?shí)驗(yàn) ,所以對(duì) QuartusⅡ 軟件的操作有了一定基礎(chǔ)的了解 ,讓我們更好的去做這個(gè)課設(shè) ,經(jīng)過(guò)一個(gè)星期的努力 ,熟練地掌握了 quartus 的使用方法。在此次課設(shè)中 ,我們從最底層了解到了計(jì)算機(jī)的本質(zhì) ,對(duì) CPU、 寄存器 、 控制器登入到精簡(jiǎn)指令計(jì)算機(jī) ,都有了一定程度上的了解。在課設(shè)當(dāng)中自 己動(dòng)手實(shí)踐開發(fā)設(shè)計(jì)能力得到了極大地提高，為今后的相關(guān)硬件課程打下了堅(jiān)實(shí)的基礎(chǔ)，硬件設(shè)計(jì)思維得到了進(jìn)一步的鍛煉和提升。 參考資料 [1]朱子玉，李亞民 .CPU 芯片邏輯設(shè)計(jì)技術(shù) [M].北京：清華大學(xué)出版社， 2021： 31110. [2] 王誠(chéng)等 .Altera FPGA/CPLD 設(shè)計(jì)基礎(chǔ)篇 [M].北京：人民郵電出版社， 2021： 128. [3] (美 )Dominic 處理器設(shè)計(jì)透視 [M].北京：北京航空航天大學(xué)出版社， 2021： 190202. [4]胡偉武，唐志敏 .龍芯 1 號(hào)處理器結(jié) 構(gòu)設(shè)計(jì) [J].計(jì)算機(jī)學(xué)報(bào)， 2021， 26(4)： 385396.
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