eda課程設(shè)計(jì)——病房呼叫系統(tǒng)-資料下載頁
2025-06-06 15:35本頁面
【正文】 STD_LOGIC_VECTOR(3 DOWNTO 0)。 第 16 頁 ZQ:OUT STD_LOGIC。 LJ:OUT STD_LOGIC)。 END COMPONENT。 COMPONENT TIME PORT(REST,SP,CLK :IN STD_LOGIC。 SECOND1,SECOND2,MINITUE1,MINITUE2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 END COMPONENT。 COMPONENT SOU PORT(SECOND1:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 SECOND2:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 MINITUE1:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 MINITUE2:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 JISHI:OUT STD_LOGIC_VECTOR(15 DOWNTO 0))。 END COMPONENT。 COMPONENT FENGMING PORT( BCD:IN STD_LOGIC_VECTOR(15 DOWNTO 0)。 MING:OUT STD_LOGIC)。 END COMPONENT。 COMPONENT FENGMING PORT( CLK:IN STD_LOGIC。 SECOND1,SECOND2,MINITUE1,MINITUE2:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。 YOU:IN STD_LOGIC_VECTOR(3 DOWNTO 0)。顯示病房 DISP:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)。顯示代碼 LEDCS:OUT STD_LOGIC_VECTOR(7 DOWNTO 0)數(shù)碼管片選 )。 END COMPONENT。 SIGNAL A: STD_LOGIC_VECTOR(7 DOWNTO 0)。 SIGNAL B: STD_LOGIC_VECTOR(15 DOWNTO 0)。 SIGNAL C: STD_LOGIC SIGNAL D: STD_LOGIC SIGNAL E: STD_LOGIC_VECTOR(7 DOWNTO 0)。 SIGNAL F: STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL G:STD_LOGIC_VECTOR(3 DOWNTO 0)。 第 17 頁 SIGNAL H:STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL I:STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL J: STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL K:STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN U1:SUOCUNQI PORT MAP(SIN=SIN_AIN,OUT1=A,REST=RST_AIN, SOUT3=E,SOUT2=SCOUT)。 U2: XUANYOU PORT MAP ( SOUT=A,YOU1=F,YOU2=G)。 U3: XUANYOU2 PORT MAP ( LJ=C,ZQ=D,REST=RST_AIN,SOUT3=E, YOU1=F)。 U4: TIME PORT MAP (REST=C, SP=D,CLK=,SECOND1=H, SECOND2=I,MINITUE1=J,MINITUE2=K)。 U5:SOU PORT MAP ( JISHI=B,SECOND1=H,SECOND2=I, MINITUE1=J,MINITUE2=K)。 U6: FENGMING PORT MAP(BCD=B,MING=,MING_OUT)。 U7:DISPLAY PORT MAP (DISP=DISP_OUT,LEDCS=LEDCS_OUT,YOU=G, CLK=CLK_AIN,SECOND1=H,SECOND2=I, MINITUE1=J,MINITUE2=K)。 END ARCHITECTURE F1。 LIBRARY IEEE。 USE 。 USE 。 ENTITY TIME IS PORT(REST,SP,CLK :IN STD_LOGIC。 TI:OUT STD_LOGIC。 SECOND1,SECOND2,MINITUE1,MINITUE2:OUT STD_LOGIC_VECTOR(3 DOWNTO 0))。 END TIME。 ARCHITECTURE ONE OF TIME IS 第 18 頁 SIGNAL TIMECLK:STD_LOGIC。 SIGNAL CLK12:STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL SEC1,SEC2:STD_LOGIC_VECTOR(3 DOWNTO 0)。 SIGNAL MINI1,MINI2:STD_LOGIC_VECTOR(3 DOWNTO 0)。 BEGIN MINITUE1(3 DOWNTO 0)=MINI1(3 DOWNTO 0)。 MINITUE2(3 DOWNTO 0)=MINI2(3 DOWNTO 0)。 SECOND1(3 DOWNTO 0)=SEC1(3 DOWNTO 0)。 SECOND2(3 DOWNTO 0)=SEC2(3 DOWNTO 0)。 PROCESS(CLK,SP) VARIABLE CNT:INTEGER RANGE 0 TO 120。 分頻 1S BEGIN IF (CLK39。EVENT AND CLK=39。139。) AND SP=39。139。 THEN CNT:=CNT+1。 IF CNT60 THEN TIMECLK=39。139。 ELSIF CNT120 THEN TIMECLK=39。039。 ELSE CNT:=0。TIMECLK=39。039。 END IF。 END IF。 IF(REST=39。039。) THEN MINI2 =0000。 MINI1 =0000。 SEC2=0000。 SEC1=0000。 ELSE IF (TIMECLK39。EVENT AND TIMECLK=39。139。) THEN 檢驗(yàn)時(shí)鐘上升沿 IF SEC11001THEN SEC1=SEC1+1。 ELSE SEC1=0000。 IF SEC20101THEN SEC2=SEC2+1。 ELSE SEC2=0000。 第 19 頁 IF MINI11001THEN MINI1=MINI1+1。 ELSE MINI1=0000。 IF MINI20101THEN MINI2=MINI2+1。 ELSE MINI2=0000。 END IF。 END IF。 END IF。 END IF。 END IF。 END IF。 END PROCESS。 END ONE。
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