verilog-數(shù)字鐘課程設(shè)計-資料下載頁
2025-06-05 11:11本頁面
【正文】 alarm_clock_low=1。 else alarm_clock_low=0。 end always @(posedge clk) //高音警報 begin if(!reset) begin alarm_clock_high=0。 end else if(cout_2) alarm_clock_high=1。 else alarm_clock_high=0。 end endmodule module clock_test()。 reg clk,reset,S1,S2。 wire[3:0] hour_s,hour_g,minute_s,minute_g,second_s,second_g。 wire cout_1,cout_2,alarm_clock_low,alarm_clock_high。 parameter cycle = 100。 kongzhi_count u1(.clk(clk),.S1(S1),.S2(S2),.reset(reset),.hour_s(hour_s),.hour_g(hour_g),.minute_s(minute_s),.minute_g(minute_g),.second_s(second_s),.second_g(second_g),.cout_1(cout_1),.cout_2(cout_2),.alarm_clock_low(alarm_clock_low),.alarm_clock_high(alarm_clock_high))。 always (cycle/2) clk = ~clk。 initial begin clk = 0。 reset = 1。 S1=0。 S2=0。 300 reset = 0。 100 reset = 1。 100 S1=1。 100 S1=0。 100 S2=1。 100 S2=0。 100 S1=1。 100 S1=0。 100 S2=1。 100 S2=0。 end endmodule
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