eda課程設(shè)計---基于fpga的半整數(shù)分頻器設(shè)計-資料下載頁
2025-06-05 10:12本頁面
【正文】 downto 0)。 秒鐘十位譯碼輸出 fyimal:out std_logic_vector(6 downto 0)。 分鐘個位譯碼輸出 fyimah:out std_logic_vector(6 downto 0)。 分鐘十位譯碼輸出 baoj:out std_logic )。 end entity yjlh。 architecture art of yjlh is ponent jsq is port (,res,clk:in std_logic。 cout :out std_logic。 flow,fhigh,mlow,mhigh:out std_logic_vector(3 downto 0))。 end ponent jsq。 jsq控制模塊 ponent yima is port(a:in std_logic_vector(3 downto 0)。 p:out std_logic_vector(6 downto 0))。 end ponent yima。譯碼模塊 ponent cou5 is port(clk,reset,en:in std_logic。 speak:out std_logic)。 end ponent cou5。報警模塊 signal s1,s2,s3,s4:std_logic_vector(3 downto 0)。 signal s5:std_logic。 begin u1:jsq port map(sen,resa,clka,s5,s1,s2,s3,s4)。 u2:yima port map(s1,fyimal)。 u3:yima port map(s2,fyimah)。 u4:yima port map(s3,myimal)。 u5:yima port map(s4,myimah)。 u6:cou5 port map(clka,resb,s5,baoj)。各模塊通過位置關(guān)聯(lián) end architecture art。 定時器原件例化后生成的原件圖如下： 圖七 定時器原件生成圖 3. 定時器原件例化后波形仿真圖如下： 圖八 定時器原件例化后波形仿真 、輸出接口說明 接口 名稱 類型 (輸入 /出 ) 結(jié)構(gòu)圖上的信號名 說明 I0 IN sen 計數(shù)控制模塊 jsq置位控制端 CLK IN clka 系統(tǒng)時鐘 1Hz I1 IN resa 計數(shù)控制模塊 jsq復(fù)位控制端 I2 IN resb 報警模塊復(fù)位控制端 P[0..6] OUT myimal 譯碼器對秒鐘的個位譯碼輸出 P[7..12] OUT myimah 譯碼器對秒鐘的十位譯碼輸出 P[13..18] 0UT fyimal 譯碼器對分鐘的個位譯碼輸出 P[19..24] OUT fyimah 譯碼器對分鐘的十位譯碼輸出 p25 OUT baoj 報警模塊輸出端接報警器 三 .課程設(shè)計總結(jié) 在這次課程設(shè)計中，基本完成了 99 分鐘定時器的設(shè)計，實現(xiàn)了其所有功能。但是在此過程中，遇到了很多困難，如編寫程序過程中出現(xiàn)錯誤語句，或者編寫的語句不能完成預(yù)期的功能等。但經(jīng)過反復(fù)修改與調(diào)試，程序沒有了錯誤，盡管如此，該程序也未能編譯成功，后來才發(fā)現(xiàn)只有把要編譯的文件指成當(dāng)前文件才可進行編譯。又如在設(shè)計原理圖過程當(dāng)中保存該文件時名字命名的問題，又有了新的認識，進一步掌握了 VHDL的命名規(guī)則。同時原理圖設(shè)計必須要規(guī)范，連線必須要嚴(yán)謹(jǐn)，且每一個步驟和過程都必須要編譯通過，才可逐步進行下一環(huán)節(jié)。當(dāng)然還有很多問題都出現(xiàn)在設(shè)計過程中，但是經(jīng)過反復(fù)琢磨、推敲和老師的指導(dǎo)都完全解決了。最終完成了 99分鐘定時器的設(shè)計。 四 .參考文獻 [1] 譚會生，張昌凡 .EDA技術(shù)及應(yīng)用 . 西安：西安電子科技大學(xué)出版社， 2021,12. [2] 孫俊逸，劉江海。 EDA技術(shù)課程設(shè)計。北京：華中科技大學(xué)出版社， 2021,5 [3] 徐志軍，徐光輝編著 .CPLD/FPGA的開發(fā)與應(yīng)用 . 北京：電子工業(yè)出版社 .2021. [4] 楊曉慧，楊永健 .基于 FPGA的 EDA/SOPC技術(shù)與 ：國防工業(yè)出版社， 2021,7. [5] 王誠，吳繼華等， ALTERA FPGA/CPLD設(shè)計（基礎(chǔ)篇） .北京：人民郵電出版社， 2021,12.
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