電子設(shè)計(jì)資料電子拔河游戲電路[合集五篇]-資料下載頁
2025-03-29 08:26本頁面
【正文】 進(jìn)制計(jì)數(shù)器 74LS160，十六進(jìn)制計(jì)數(shù)器 74LS161；（ 2） 38譯碼器 74138（ 3） BCD七段譯碼器 7448（ 4）三態(tài)緩沖器 74244（ 5）各種門電路，觸發(fā)器 設(shè)計(jì)原理 電子秒表的輸入時(shí)鐘為 1KHz，將其十分頻后得到 100Hz的信號作為標(biāo)準(zhǔn)信號進(jìn)行計(jì)數(shù)，則技術(shù)值得分辨率為 1/100 秒，正好滿足系統(tǒng)的要求。計(jì)數(shù)器分為 3 級，第 1 級是一百進(jìn)制計(jì)數(shù)器作 1/100 秒的計(jì)數(shù)，第 2 級是六十進(jìn)制計(jì)數(shù)器作秒的計(jì)數(shù)，第 3 級是六十進(jìn)制計(jì)數(shù)器作分的計(jì)數(shù)。電子秒表的計(jì)數(shù)受控制模塊的控制，控制模塊接收“起 /?！卑存I則停止輸入，當(dāng)停止計(jì)數(shù)時(shí)，接收到“起 /?！辨I是一個(gè)反復(fù)鍵。為了保證系統(tǒng)操作的可靠性，還設(shè)計(jì)了一個(gè)按鍵去抖動(dòng)電路。 電路設(shè)計(jì)及仿真 下圖為電子秒表的頂層邏輯圖，它由一個(gè)按鍵去抖電路 keyin，一個(gè)控制器 ctrl，一個(gè)時(shí)鐘產(chǎn)生電路 clkgen，一個(gè)計(jì)時(shí)電路 tblk，一個(gè) 50000分頻電路 div_50000和顯示譯碼電路 disp組成。 keyinstart_stopclrINPUTVCCINPUTVCCctr1CLRCNTENST_STinst2key_in1key_out1clkkey_out2key_in2inst4tblkdiv_50000clk_1INPUTVCCdispA[3..0]B[3..0]C[3..0]D[3..0]E[3..0]F[3..0]clkgenCLKDIV_10DIV_40instclkclk_fpinst5tenA[3..0]clkB[3..0]clrC[3..0]D[3..0]E[3..0]F[3..0]inst1A[3..0]LED[7..1]B[3..0]S[2..0]C[3..0]D[3..0]E[3..0]CLKF[3..0]inst3OUTPUTOUTPUTLED[7..1]S[2..0] 按鍵去抖電路 DFFDFFNOTAND3OUTPUTkey_in1INPUTVCCDPRNQDPRNQkey_out178CLRN56CLRNclkINPUTVCCNOT4DFFDFFkey_in2INPUTVCCDPRNQDPRNNOTAND3OUTPUTQkey_out21718CLRN1415CLRNNOT13 按鍵去抖電路 keyin 如圖所示。任何按鍵在觸點(diǎn)接觸和斷開的瞬間都會產(chǎn)生機(jī)械抖動(dòng)，如果不進(jìn)行處理，每一次按鍵有可能產(chǎn)生若干次的響應(yīng)，一般抖動(dòng)的時(shí)間小于 20ms。Keyin 模塊能完成對輸入信號的去抖動(dòng)處理，它利用兩個(gè)串接的邊沿 D觸發(fā)器來消除高頻的抖動(dòng)，當(dāng)在 CLK 端輸入一個(gè)頻率為 25Hz 的方波信號時(shí)，其輸出信號就能得到寬度固定為 20ms的單脈沖信號。 下圖為它的仿真波形圖。 從圖中可見，存在于輸入信號上的 抖動(dòng)被完全的消除了。 控制器電路 6NOTDFFDPRNQOUTPUTCNTENST_STINPUTVCCCLRN1CLRINPUTVCCNOT7 控制器 ctrl 模塊如上圖所示。它在“啟 /停”信號 ST_ST 和復(fù)位信號 CLR 的作用下完成對計(jì)數(shù)使能信號 CNTEN 的控制。任何時(shí)候只要CLR=1，則 CETEN=0，所以它是異步清零； ST_ST 是一個(gè)反復(fù)鍵，當(dāng) CLR無效時(shí)，每一個(gè) ST_ST 脈沖都會使 CETEN 反向，該信號作用于控制計(jì)時(shí)器的計(jì)時(shí)，當(dāng)取值為 1 時(shí)允許計(jì)時(shí)器計(jì)時(shí)，當(dāng)取值為 0 時(shí)不允許計(jì)時(shí) 器計(jì)時(shí)。 下圖為它的仿真波形圖。 時(shí)鐘產(chǎn)生電路 VCCVCCNOT74160LDNABCDENTENPCLRNCLKINPUTVCCinst74160LDNABCDENTENPCLRNGNDinst4QAQBQCQDRCOQAQBQCQDRCOAND3OUTPUTDIV_40inst5CLKCOUNTERCLKinst1COUNTERDIV_10OUTPUT 時(shí)鐘產(chǎn)生電路 clkgen模塊如上圖所示。它完成對輸入時(shí)鐘信號分頻，并輸出四十分頻信號 DIV_40 和十分頻信號 DIV_10，即 25Hz 去抖動(dòng)時(shí)鐘信號和 100Hz 計(jì)時(shí)器標(biāo)準(zhǔn)計(jì)時(shí)信號。 clkgen 模塊可方便的由中規(guī)模 TTL 集成電路 74160實(shí)現(xiàn)。 下圖為它的仿真波形圖。 計(jì)時(shí)電路 NOTAND2111074160LDNABCDENTENPCLRNCLK174160A[0]A[1]A[2]A[3]74160B[0]B[1]B[2]B[3]74160C[0]C[1]C[2]C[3]tenINPUTVCCQAQBQCQDRCOLDNABCDENTENPCLRNCLK2QAQBQCQDRCOLDNABCDENTENPCLRNCLK3QAQBQCQDRCOLDNABCDENTENPCLRNCLK4QAQBQCQDRCOD[0]D[1]D[2]D[3]COUNTERCOUNTERCOUNTERCOUNTERclkINPUTVCCclrINPUTVCCNOT74160LDNABCDENTENPCLRNCLK5E[0]E[1]E[2]E[3]74160LDNABCDENTENPCLRNCLK6F[0]F[1]F[2]F[3]NOTAND2151213QAQBQCQDRCOQAQBQCQDRCOOUTPUTA[3..0]OUTPUTOUTPUTOUTPUTOUTPUTOUTPUTB[3..0]C[3..0]D[3..0]E[3..0]F[3..0]COUNTERCOUNTER 計(jì)時(shí)電路 tblk 模塊如圖所示。它在控制信號ten 和 clr 的作用下完成對輸入的 clk 信號進(jìn)行計(jì)數(shù)。由于 clk信號是標(biāo)準(zhǔn)的 100Hz 信號，因此一百進(jìn)制計(jì)數(shù)器的進(jìn)位輸出就是 1 秒，對秒進(jìn)行六十進(jìn)制計(jì)數(shù)就得到 1 分，對分又六十進(jìn)制計(jì)數(shù)，所以最大計(jì)數(shù)值為 59:59:59，因起始值是 00:00:00，故其最大的計(jì)時(shí)長度為 1 小時(shí)。 tlk模塊將輸出計(jì)時(shí)結(jié)果。 下圖為 tblk模塊的仿真波形圖。 50000分頻電路 因?yàn)橄到y(tǒng)要求輸入的是 1KHz頻率，而開發(fā)板的系統(tǒng)頻率為 5MHz，所以要對系統(tǒng)頻率進(jìn)行 50000分頻。這里選擇用 VHDl設(shè)計(jì)。代碼如下： libraryieee。 定義庫文件。useie。 entitydiv_50000isport(clk:instd_logic。clk_fp:outstd_logic)。 endentity。 architectureoneofdiv_50000issignaln:integerrange0to24999。 signalcp:std_logic。 beginprocess(clk) begin ifclk39。eventandclk=39。139。then ifn
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